32×32高速乘法器的设计与实现

来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户：conanyuexin

【摘要】

：

设计并实现了一种32×32高速乘法器．本设计通过改进的基4Booth编码产生部分积，用一种改进的Wallace树结构压缩部分积，同时采用一种防止符号扩展的技术有效地减小了压缩结构

【作者】

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李军强李东生李奕磊周志增

【机构】

：

电子工程学院信息系,合肥工业大学微电子设计研究所,63889部队

【出处】

：

微电子学与计算机

【发表日期】

：

2009年12期

【关键词】

：

乘法器改进Booth编码压缩器Wallace树 multiplier modified Booth encoding compressor Walla

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设计并实现了一种32×32高速乘法器．本设计通过改进的基4Booth编码产生部分积，用一种改进的Wallace树结构压缩部分积，同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积．整个设计采用Verilog HDL进行了结构级描述，用SIMC0．18gm标准单元库进行逻辑综合．时间延迟为4．34ns，系统时钟频率可达230MHz．

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