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介绍了基于VB的上位机与基于VHDL的FPGA/CPLD器件的通讯过程.通讯过程中,可以设置更高的波特率,通过巧妙的选取取数时刻,避免了误差.设计完成后该模块可以被其他系统重复使用.仿真结果表明,设计简单实用.
基于VB的上位机与FPGA／CPLD器件的通讯
【摘 要】
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介绍了基于VB的上位机与基于VHDL的FPGA/CPLD器件的通讯过程.通讯过程中,可以设置更高的波特率,通过巧妙的选取取数时刻,避免了误差.设计完成后该模块可以被其他系统重复使用
【机 构】
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青岛建筑工程学院计算机系
【出 处】
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青岛大学学报(工程技术版)
【发表日期】
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2004年1期
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