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[摘 要]通过使用PLL+DDS+混频的频率合成技术，在L频段实现了一种低相噪、小步进、低杂散的频率综合器，并给出了测试结果。测试结果表明该频率综合器实现了L频段上10Hz的步进，并且其相噪优于-95dBcHz@1kHz，同时其杂散指标优于-60dBc。
[关键词]PLL DDS L频段 频率综合器
中图分类号：TN74 文献标识码：TN 文章编号：1009―914X（2013）25―0579―01
引言
频率综合器是电子通信系统的核心部件之一，在电子通信系统中起着非常关键的作用。随着电子技术的高速发展，对频率综合器的指标要求越来越高，超宽带、低噪声、小步进、低杂散都是频率综合器的发展方向，随着微电子技术的发展，更多的新器件被开发出来并应用到频率综合器中，使频率综合器的性能有了大幅的提升，尤其是DDS的出现，使得小步进、低相噪频率综合器的实现方案变得简单许多。但是DDS的应用也有着很大的局限性的，其输出频率较低，在某些频点上具有较高的杂散。本文给出了一种采用DDS+PLL技术实现的小步进、低相噪的L波段频率综合器。
1.PLL基本组成与原理性能
锁相环是一种相位负反馈技术，由鉴相器、环路滤波器以及压控振荡器组成，以数字锁相环为例，其组成如图1所示：
图1 锁相环原理框图
参考信号 经分频器分频 后送鉴相器，压控振荡器反馈信号经分频器分频 后也送入鉴相器，比较两个信号的相位，取出这两个信号的相位差成正比的电压作为误差电压，控制压控振荡器的输出频率，使其锁定在需要的输出频率上，通过改变R的值来改变鉴相频率的值，通过改变N的值来改变输出频率值。PLL锁相环具有相噪低、杂散抑制好、成本低、功耗低、体积小等优点，是频率源的首选实现方案。
数字锁相环的杂散较少，主要是鉴相纹波和输出频率的谐波，对于谐波，一般很容易滤除，而且频率源一般是作为混频器的本振信号使用，混频器本身会产生大量的谐波成分，因此一般不会对系统带来什么影响，因此我们只要想办法将鉴相纹波滤除就可以了。对于鉴相纹波的抑制主要是通过环路滤波器来实现，针对不同类型的鉴相器采用不同形式和不同阶数的低通滤波器实现更高的杂散抑制指标。一般来说，对鉴相泄漏信号的抑制都能达到75dBc～80dBc以上，因此该方案的杂散抑制性能是很出众的。
锁相源输出信号的相位噪声的计算较复杂，实际工程中可以通过仿真软件对其进行仿真，或者直接对其进行估算就可以。一般来说，锁相环输出近端（环路滤波器通带内）的相位噪声由参考信号的相位噪声决定，其相位噪声值比参考信号相位噪声值恶化 dB；远端（环路滤波器通带外）的相位噪声主要由VCO噪声决定。因此，锁相环的步进越小，其N值越大，输出信号的近端相噪恶化越严重。对于输出频率高的频率源，要实现小步进，其相噪会很差。
2.DDS的工作原理及特点
DDS主要由相位累加器、波形存储器、D/A转换器、低通滤波器以及基准时钟等组成，其原理如图2所示：
图2 DDS原理框图
在基准时钟的控制下，相位累加器对频率控制字进行线性累加，得到的相位码字对应的波形存储器寻址，输出相应的幅度码，经过数/模转换器得到相对应的阶梯波，最后经低通滤波器得到连续变化的所需频率波形。
DDS的频率分辨率由基准时钟（ ）和频率控制字的字长（N）决定，频率分辨率= ，如N=32，fc=1GHz，分辨率为 ，该频率分辨率极小，可以产生极小的频率步进。
DDS虽然能产生极小的频率步进，但输出频率相对较低，不能产生较高的频率。同时DDS的输出杂散较大，主要是由D/A的非线性引起的，杂散频率为 ，DDS其他原因产生的杂散一般幅度可以控制的较小，设计时需要避开杂散较大的频率。
3.L频段小步进低相噪频率综合器的设计实现
使用PLL技术在L频段实现低相噪、小步进的频率综合器很难满足指标要求，使用DDS技术输出L频段信号也不现实，综合两种技术的优点在L频段实现小步进、低相噪的频率综合器可以使设计及调试难度大大降低，也是目前被广泛采用的设计方案。
图3 L频段小步进低相噪频率源
图3是一种使用PLL+DDS技术实现L频段小步进、低相噪频率综合器的解决方案，该方案要求产生1480～1580MHz的信号，步进为10Hz，相噪要求优于-90dBc/Hz@1kHz。该方案中，PLL2环路产生1300～1360MHz的信号，采用集成锁相芯片ADF4106实现，步进为10MHz，环路输出分三路，一路环回与10MHz参考信号鉴相；一路送分频器分频作为DDS的参考时钟，DDS芯片采用AD9951；一路送混频器与VCO1输出信号混频，混频后的信号滤波后与DDS输出信号在鉴相器1中鉴相，鉴相器采用ADF4002，得到鉴相电压经环路滤波器滤波后送VCO1电压控制端，用于控制VCO1的输出频率，使环路锁定在需要的频点上。
该方案中，10MHz的大步进由PLL2来实现，环路的小步进由DDS实现，DDS的频率分辨率为：1300×106÷4÷232≈0.08Hz，可以满足10Hz步进的要求。DDS的输出频率为22～24MHz，其相噪约为-120dBc/Hz@1kHz，该信号作为PLL1的参考信号，噪声恶化为20lg7≈17dB，估算环路内的相位噪声约为-103dBc/Hz@1kHz；环路2 为独立环，其相噪由仿真软件进行估算约为-104dBc/Hz@1kHz；采用该方案输出相噪由两个环路噪声相加得到，估算频率综合器总相噪约为-100dBcHz@1kHz。环路外的相位噪声主要是由压控振荡器的噪声决定，其相噪较低。使用该实现方案充分利用了PLL环的大步进，低相噪特性，将其性能发挥至较高水平。
对采用该实现方案制作的频率综合器进行指标测试，设置其工作频率为1530MHz，其相噪实测值为-99.17dBc/Hz，满足系统对相噪指标的要求，此时输出杂散为-63.5dBc，也满足系统对杂散指标的要求。
4.结束语
使用PLL+DDS技术实现小步进低相噪频率综合器与传统实现方法相比，有着巨大的优势，其设计简单、设备量小、体积小、成本低、性能指标出众。越来越多的频率综合器采用该技术实现。
参考文献
[1] 胡丽格，杨志国，闵洁.一种L波段的小步进频率合成器[J].无线电工程，2007，37（6）：60-64
[2] 刘永智，鲍景富，高树廷.一种宽带频率综合器的设计与实现.中国电子科学研究院学报，2011年2月
[关键词]PLL DDS L频段 频率综合器
中图分类号：TN74 文献标识码：TN 文章编号：1009―914X（2013）25―0579―01
引言
频率综合器是电子通信系统的核心部件之一，在电子通信系统中起着非常关键的作用。随着电子技术的高速发展，对频率综合器的指标要求越来越高，超宽带、低噪声、小步进、低杂散都是频率综合器的发展方向，随着微电子技术的发展，更多的新器件被开发出来并应用到频率综合器中，使频率综合器的性能有了大幅的提升，尤其是DDS的出现，使得小步进、低相噪频率综合器的实现方案变得简单许多。但是DDS的应用也有着很大的局限性的，其输出频率较低，在某些频点上具有较高的杂散。本文给出了一种采用DDS+PLL技术实现的小步进、低相噪的L波段频率综合器。
1.PLL基本组成与原理性能
锁相环是一种相位负反馈技术，由鉴相器、环路滤波器以及压控振荡器组成，以数字锁相环为例，其组成如图1所示：
图1 锁相环原理框图
参考信号 经分频器分频 后送鉴相器，压控振荡器反馈信号经分频器分频 后也送入鉴相器，比较两个信号的相位，取出这两个信号的相位差成正比的电压作为误差电压，控制压控振荡器的输出频率，使其锁定在需要的输出频率上，通过改变R的值来改变鉴相频率的值，通过改变N的值来改变输出频率值。PLL锁相环具有相噪低、杂散抑制好、成本低、功耗低、体积小等优点，是频率源的首选实现方案。
数字锁相环的杂散较少，主要是鉴相纹波和输出频率的谐波，对于谐波，一般很容易滤除，而且频率源一般是作为混频器的本振信号使用，混频器本身会产生大量的谐波成分，因此一般不会对系统带来什么影响，因此我们只要想办法将鉴相纹波滤除就可以了。对于鉴相纹波的抑制主要是通过环路滤波器来实现，针对不同类型的鉴相器采用不同形式和不同阶数的低通滤波器实现更高的杂散抑制指标。一般来说，对鉴相泄漏信号的抑制都能达到75dBc～80dBc以上，因此该方案的杂散抑制性能是很出众的。
锁相源输出信号的相位噪声的计算较复杂，实际工程中可以通过仿真软件对其进行仿真，或者直接对其进行估算就可以。一般来说，锁相环输出近端（环路滤波器通带内）的相位噪声由参考信号的相位噪声决定，其相位噪声值比参考信号相位噪声值恶化 dB；远端（环路滤波器通带外）的相位噪声主要由VCO噪声决定。因此，锁相环的步进越小，其N值越大，输出信号的近端相噪恶化越严重。对于输出频率高的频率源，要实现小步进，其相噪会很差。
2.DDS的工作原理及特点
DDS主要由相位累加器、波形存储器、D/A转换器、低通滤波器以及基准时钟等组成，其原理如图2所示：
图2 DDS原理框图
在基准时钟的控制下，相位累加器对频率控制字进行线性累加，得到的相位码字对应的波形存储器寻址，输出相应的幅度码，经过数/模转换器得到相对应的阶梯波，最后经低通滤波器得到连续变化的所需频率波形。
DDS的频率分辨率由基准时钟（ ）和频率控制字的字长（N）决定，频率分辨率= ，如N=32，fc=1GHz，分辨率为 ，该频率分辨率极小，可以产生极小的频率步进。
DDS虽然能产生极小的频率步进，但输出频率相对较低，不能产生较高的频率。同时DDS的输出杂散较大，主要是由D/A的非线性引起的，杂散频率为 ，DDS其他原因产生的杂散一般幅度可以控制的较小，设计时需要避开杂散较大的频率。
3.L频段小步进低相噪频率综合器的设计实现
使用PLL技术在L频段实现低相噪、小步进的频率综合器很难满足指标要求，使用DDS技术输出L频段信号也不现实，综合两种技术的优点在L频段实现小步进、低相噪的频率综合器可以使设计及调试难度大大降低，也是目前被广泛采用的设计方案。
图3 L频段小步进低相噪频率源
图3是一种使用PLL+DDS技术实现L频段小步进、低相噪频率综合器的解决方案，该方案要求产生1480～1580MHz的信号，步进为10Hz，相噪要求优于-90dBc/Hz@1kHz。该方案中，PLL2环路产生1300～1360MHz的信号，采用集成锁相芯片ADF4106实现，步进为10MHz，环路输出分三路，一路环回与10MHz参考信号鉴相；一路送分频器分频作为DDS的参考时钟，DDS芯片采用AD9951；一路送混频器与VCO1输出信号混频，混频后的信号滤波后与DDS输出信号在鉴相器1中鉴相，鉴相器采用ADF4002，得到鉴相电压经环路滤波器滤波后送VCO1电压控制端，用于控制VCO1的输出频率，使环路锁定在需要的频点上。
该方案中，10MHz的大步进由PLL2来实现，环路的小步进由DDS实现，DDS的频率分辨率为：1300×106÷4÷232≈0.08Hz，可以满足10Hz步进的要求。DDS的输出频率为22～24MHz，其相噪约为-120dBc/Hz@1kHz，该信号作为PLL1的参考信号，噪声恶化为20lg7≈17dB，估算环路内的相位噪声约为-103dBc/Hz@1kHz；环路2 为独立环，其相噪由仿真软件进行估算约为-104dBc/Hz@1kHz；采用该方案输出相噪由两个环路噪声相加得到，估算频率综合器总相噪约为-100dBcHz@1kHz。环路外的相位噪声主要是由压控振荡器的噪声决定，其相噪较低。使用该实现方案充分利用了PLL环的大步进，低相噪特性，将其性能发挥至较高水平。
对采用该实现方案制作的频率综合器进行指标测试，设置其工作频率为1530MHz，其相噪实测值为-99.17dBc/Hz，满足系统对相噪指标的要求，此时输出杂散为-63.5dBc，也满足系统对杂散指标的要求。
4.结束语
使用PLL+DDS技术实现小步进低相噪频率综合器与传统实现方法相比，有着巨大的优势，其设计简单、设备量小、体积小、成本低、性能指标出众。越来越多的频率综合器采用该技术实现。
参考文献
[1] 胡丽格，杨志国，闵洁.一种L波段的小步进频率合成器[J].无线电工程，2007，37（6）：60-64
[2] 刘永智，鲍景富，高树廷.一种宽带频率综合器的设计与实现.中国电子科学研究院学报，2011年2月