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目前的ASIC设计中，时钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注，因此如何解决它给电路带来的不利影响成了设计中的重要挑战。分析了时钟偏移的产生机理，提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器，以平衡时钟网络，以及如何利用有用的时钟偏移来改善电路的时序。
ASIC设计中时钟偏移分析
【摘 要】
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目前的ASIC设计中，时钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注，因此如何解决它给电路带来的不利影响成了设计中的重要挑战。分析了时钟偏移的产
【机 构】
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重庆重邮信科股份有限公司3G研究院
【出 处】
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电子与封装
【发表日期】
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2006年8期
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