【摘 要】
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为了使得待测信号，时间基准信号与实际计数闸门同步，消除对待测信号和时间基准信号产生的±1误差，采用改进的多周期同步频率测量，利用SOPC 设计技术，以FPGA为核心，对标准脉冲信号计
【机 构】
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西安工业大学电子信息工程学院信控技术研究所
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为了使得待测信号，时间基准信号与实际计数闸门同步，消除对待测信号和时间基准信号产生的±1误差，采用改进的多周期同步频率测量，利用SOPC 设计技术，以FPGA为核心，对标准脉冲信号计数，NiosⅡ软和处理器作为系统控制单元；并通过划分频率段，先粗测再精测，设置不同闸门时间，使得系统测量频率范围保证在0．1 Hz～10 MHz，兼顾了测量频率的精度，测量的高效率。
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