多时钟域处理器架构的性能和功耗分析

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【摘要】

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研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分

【作者】

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朱晓冬王世明

【机构】

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上海交通大学电子工程系

【出处】

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计算机工程

【发表日期】

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2005年24期

【关键词】

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处理器多时钟域低功耗 Processor Multiple clock domain Low power

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研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20%的功耗.此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果.

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