基于FPGA的多核可扩展卷积加速器设计

来源 :计算机工程与设计 | 被引量 : 0次 | 上传用户：cctime

【摘要】

：

为解决卷积神经网络计算效率和能效较低的问题,提出并设计一种使用定点数据作为输入的卷积加速器。加速器支持动态量化的8 bits定点数据的卷积计算,通过采用分块计算的策略和改进的循环计算顺序,有效提高计算效率;支持激活、批标准化(BN)、池化和全连接等计算;基于软硬件协同设计的思路,设计包含卷积加速器和ARM处理器在内的SoC系统。提出一种将加速器进行多核扩展的方法,提高算力和移植便捷性。将加速器部署在Xilinx ZCU102开发板上,其中单核加速器的算力达到了153.6 GOP/s,在计算核数目增加到4个

【作者】

：

张坤宁赵烁孙庆斌邓宁何虎

【机构】

：

清华大学微电子学研究所

【出处】

：

计算机工程与设计

【发表日期】

：

2021年6期

【关键词】

：

卷积加速数据复用并行计算多核扩展软硬件协作

【基金项目】

：

国家自然科学基金项目(91846303)。

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