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国内外学者普遍认为,硬件描述语言VHDL中断言语句是面向模拟的,其不能综合或不要综合,综合系统应忽略或不支持.本文给出了相反的论点:VHDL中断言语句应该综合,其中限制条件的补表达式可作为随意条件用于综合时化简.文中论述了综合断言语句的合理性、必要性和方便性,并给出了综合并行和串行断言语句的方法.