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利用FPGA器件完全采用底层自主设计,实现定点数到浮点数的转换.提出了一种全新的实现方法,变对数为减法,通过占用1%的逻辑资源,实现3个时钟周期输出数据.避免了局限于使用IP core的束缚,为后续ASIC设计打下了基础.
一种新型的定点到浮点转换的全流水线FPGA实现
【摘 要】
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利用FPGA器件完全采用底层自主设计,实现定点数到浮点数的转换.提出了一种全新的实现方法,变对数为减法,通过占用1%的逻辑资源,实现3个时钟周期输出数据.避免了局限于使用IP
【机 构】
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电子科技大学电子科学技术研究院
【出 处】
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微电子学与计算机
【发表日期】
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2012年8期
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