【摘 要】
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基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器。通过优化各级采样电容和运放(OTA)偏置电流,以及使用动态比较器,大大降低了整体功耗。采用增益
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基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器。通过优化各级采样电容和运放(OTA)偏置电流,以及使用动态比较器,大大降低了整体功耗。采用增益自举开关,以减少开关非线性;引入数字校正技术,以提高转换精度。当采样时钟频率为32 MHz、输入信号频率为16 MHz时,信噪失真比(SNDR)为59 dB,无杂散动态范围(SFDR)为71dB。ADC核心电路版图面积为0.64 mm2,功耗仅为32 mW。
Based on a 0.18μm CMOS mixed-signal process, a low-power, 10-bit, 30 MS / s pipelined A / D converter is designed. By optimizing the sampling capacitor and op amp at all levels (OTA) bias current, and the use of dynamic comparators, greatly reducing the overall power consumption. Adopt the gain bootstrap switch, in order to reduce the switch non-linearity; Introduce the digital correction technology, in order to improve the conversion precision. When the sampling clock frequency is 32 MHz and the input signal frequency is 16 MHz, the SNDR is 59 dB and the spurious-free dynamic range (SFDR) is 71 dB. The ADC core layout footprint is 0.64 mm2 and consumes only 32 mW.
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