用隧道二极管提高晶体管——电阻逻辑线路的速度

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图1α是一种常见的晶体管电阻逻辑线路(TRL)。它的缺点就是工作频率太低。用 f_t=300兆周的晶体管构成的逻辑线路大约有100毫微秒的延迟。如果采用隧道二极管-晶体管-电阻逻辑(TDTBL)(用上述晶体管),那么,它的 Figure 1a is a common transistor resistor logic (TRL). Its disadvantage is the working frequency is too low. A logic line constructed with a transistor of f_t = 300 megacycles has a delay of about 100 nanoseconds. If tunneling diode-transistor-resistor logic (TDTBL) is used (with the above transistor), then its
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