【摘 要】
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基于FPGA的RISC CPU系统，以RISC CPU为核心，FPGA为目标芯片，RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系，以哈佛结构满足同时钟周期内同
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基于FPGA的RISC CPU系统，以RISC CPU为核心，FPGA为目标芯片，RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系，以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器，数据寄存器和状态机。当CPU读取Cache的数据时，先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。
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