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通过对CRC（循环冗余校验）码本身特点的观察与分析，推导出并行算法的逻辑关系，并利用VHDL语言设计一个CRC（24，8）码编码器，在QuartusⅡ平台下给出了该编码器的仿真结果，仿真结果表明与串行算法相比并行算法提高了校验速率。
循环冗余校验码并行算法的FPGA实现
【摘 要】
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通过对CRC（循环冗余校验）码本身特点的观察与分析，推导出并行算法的逻辑关系，并利用VHDL语言设计一个CRC（24，8）码编码器，在QuartusⅡ平台下给出了该编码器的仿真结果，仿真结果表明与串
【机 构】
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华南理工大学电子与信息学院在读硕士研究生,华南理工大学电子与信息学院
【出 处】
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广东通信技术
【发表日期】
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2008年2期
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