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在指令遥控及数据信号传输过程中，通常都是采用现有的通信信道（包括载波，无线等话路）将数居信息经码音变换电路或附加专门的调制设备使数据信号代码交换成移频键控信号（ FSK ）。即以两种不同频率的正弦波分别代表数据码的高电平“1”和低电平“0”，再经通信信道传达到接收端进行解调，将 FSK 信号经变换还原为数据代码。
数据在信道传输过程中，往往在有用信息中附加有各种随机的杂乱波形，这种杂乱波形的干扰，通常表现为宽度很窄的不规则尖脉冲。当干扰严重时就会使接收端的信号处理出错，数据信息丢失，这是实际应用中不能允许的。
基于这种现象，本文采取了相应的抑制干扰措施，并已在实际应用中取得了比较满意的效果。
1电路的组成及工作原理
电路的组成如图1所示。
输入信号为移频键控信号 FSK ，它由代表逻辑“1”的频率信号 f 1和代表逻辑“ 0 ”的频率信号f2组成。SK-6是频率解码集成电路。两块电路分别对 f1 和f2谐振。改变管脚2和管脚3之间的电阻可调整谐振频率。当有频率响应时，管脚8输出高电平“1”，否则为“ 0 ”。这样在与非门G2的输出端就可以得到对应于移频键控信号 FSK 的数据逻辑脉冲。
NE555组成时钟脉冲产生电路。其振荡频率的设计应使256个钟脉冲的时间略短于G2输出端数据逻辑脉冲一个单位码元的时间。W3，可在一定范围内调整钟脉冲的频率。
在G2输出端为高电平“1”期间，钟脉冲将反映到与非门 G 3的输出端，计数器 J1开始计数。当输人256个钟脉冲后，J1 计数满，Q 端由逻辑“0”变为逻辑“1”，使双稳态触发器 F1 的 Q 端也翻转为“1”，作为数据码输出。同时 F1 的 端的低电平“ 0 ”使与非门 G4 输出高电平“1”，计数器 J1 复位。
如果G2输出端逻辑“1”的持续时间为一个单位码元长度（如10—），那么G2的输出端将在 J 1计人256个钟脉冲之后转变為逻辑“0 ”。脉冲的下降沿使单稳态电路 DW 的 Q 端变高电平“1”，双稳态触发器F2的反相输出端 变为低电平“ 0”，计数器J2开始计数“ 0 ”，当J2计满256个脉冲后，Q 端变为高电平“1”，经与非门 G5 后变为低电平“ 0”，使 F1 清零，Q 端反变为“0”。至此，一个脉冲的计数，延迟输出过程完成。在 F1 清零的同时， 端由“ 0 ”变为“1”，使 G4 输出为“ 0 ”，计数器 J1 又可进行新的一轮计数。
如果G2的输出端逻辑“1”电平持续时间为两个或两个以上单位码元长度时（如110—），F 1的 Q 端在保持了一个单位码元长度的逻辑“1”之后，由于 CLR 端无清零输入，因此 Q 端仍将保持高电平“1”。直到G2输出端由逻辑“1”变为“ 0”后的下降沿使 DW 翻转→F2翻转→ J2 计数满— F1 清零，Q 端才由“1”反变为“0”。这反映了输出对输入具有很好的信号“跟踪”特性。以上分析是对数据码的传输过程电路分析。
前面已经提到，FSK 信号在信道的传输过程中会有干扰信号混杂其中。因而表现出在G2输出端数据码波形中附加了无规则的窄或尖脉冲。逻辑“1”期间的影响被高电平所抵消而逻辑“0 ”电平期间的影响却不可忽略。本电路对干扰的抑制过程如下：
计数器 J1 的作用使得G2输出端逻辑“1”电平的宽度必须大于256个钟脉冲的时间才有效，反之无效。当窄脉冲干扰作用于 J1 的 CLK 端后，J1 计数。但由于干扰宽度甚小于256个钟脉冲时间，因此在未计满数之前，G2输出端就出现了下降沿。单稳态 DW 翻转， 端输出低电平“0”，G4 ，输出高电平“1”。计数器 J1 被复位0实际上形成了计数器 J 1对干扰，即宽度小于256个钟脉冲的波形不响应的效果。所以干扰被抑制而不能出现在数据码的输出端（ F 1的 Q 端），如图2所示的波形表明了输出与输人的对应关系。由图可见在电路的输出端，窄脉冲被清除，而数据码除在时间上与输入端延迟了一个单位码元的长度之外，其余完全“跟踪”。
F2的 CLR 端在 F1 的 Q 端为“ 0”时，被二级管 D 箝位在低电平。这就使F2的 端不受 DW 的 Q 端因干扰脉冲负沿触发变成高电平的影响。从而避免了J2对干扰计数。
2 结束语
1） F1 、F2可用双 D 触发器，如74LS74.图中的电源均为直流+5V.
2）NE555钟脉冲的频率在实际调试中按最佳效果决定。
3）因为电路清除干扰的指导思想是利用数据脉冲的宽度甚大于干扰脉冲宽度来实现的，这个前提限制了数据码的速率使之不能太高，否则单位码元的长度窄到可与干扰脉冲宽度相比拟时，干扰抑制将失效。因此，电路仅适合75 Bit / s 以下的低速率数据传输。
数据在信道传输过程中，往往在有用信息中附加有各种随机的杂乱波形，这种杂乱波形的干扰，通常表现为宽度很窄的不规则尖脉冲。当干扰严重时就会使接收端的信号处理出错，数据信息丢失，这是实际应用中不能允许的。
基于这种现象，本文采取了相应的抑制干扰措施，并已在实际应用中取得了比较满意的效果。
1电路的组成及工作原理
电路的组成如图1所示。
输入信号为移频键控信号 FSK ，它由代表逻辑“1”的频率信号 f 1和代表逻辑“ 0 ”的频率信号f2组成。SK-6是频率解码集成电路。两块电路分别对 f1 和f2谐振。改变管脚2和管脚3之间的电阻可调整谐振频率。当有频率响应时，管脚8输出高电平“1”，否则为“ 0 ”。这样在与非门G2的输出端就可以得到对应于移频键控信号 FSK 的数据逻辑脉冲。
NE555组成时钟脉冲产生电路。其振荡频率的设计应使256个钟脉冲的时间略短于G2输出端数据逻辑脉冲一个单位码元的时间。W3，可在一定范围内调整钟脉冲的频率。
在G2输出端为高电平“1”期间，钟脉冲将反映到与非门 G 3的输出端，计数器 J1开始计数。当输人256个钟脉冲后，J1 计数满，Q 端由逻辑“0”变为逻辑“1”，使双稳态触发器 F1 的 Q 端也翻转为“1”，作为数据码输出。同时 F1 的 端的低电平“ 0 ”使与非门 G4 输出高电平“1”，计数器 J1 复位。
如果G2输出端逻辑“1”的持续时间为一个单位码元长度（如10—），那么G2的输出端将在 J 1计人256个钟脉冲之后转变為逻辑“0 ”。脉冲的下降沿使单稳态电路 DW 的 Q 端变高电平“1”，双稳态触发器F2的反相输出端 变为低电平“ 0”，计数器J2开始计数“ 0 ”，当J2计满256个脉冲后，Q 端变为高电平“1”，经与非门 G5 后变为低电平“ 0”，使 F1 清零，Q 端反变为“0”。至此，一个脉冲的计数，延迟输出过程完成。在 F1 清零的同时， 端由“ 0 ”变为“1”，使 G4 输出为“ 0 ”，计数器 J1 又可进行新的一轮计数。
如果G2的输出端逻辑“1”电平持续时间为两个或两个以上单位码元长度时（如110—），F 1的 Q 端在保持了一个单位码元长度的逻辑“1”之后，由于 CLR 端无清零输入，因此 Q 端仍将保持高电平“1”。直到G2输出端由逻辑“1”变为“ 0”后的下降沿使 DW 翻转→F2翻转→ J2 计数满— F1 清零，Q 端才由“1”反变为“0”。这反映了输出对输入具有很好的信号“跟踪”特性。以上分析是对数据码的传输过程电路分析。
前面已经提到，FSK 信号在信道的传输过程中会有干扰信号混杂其中。因而表现出在G2输出端数据码波形中附加了无规则的窄或尖脉冲。逻辑“1”期间的影响被高电平所抵消而逻辑“0 ”电平期间的影响却不可忽略。本电路对干扰的抑制过程如下：
计数器 J1 的作用使得G2输出端逻辑“1”电平的宽度必须大于256个钟脉冲的时间才有效，反之无效。当窄脉冲干扰作用于 J1 的 CLK 端后，J1 计数。但由于干扰宽度甚小于256个钟脉冲时间，因此在未计满数之前，G2输出端就出现了下降沿。单稳态 DW 翻转， 端输出低电平“0”，G4 ，输出高电平“1”。计数器 J1 被复位0实际上形成了计数器 J 1对干扰，即宽度小于256个钟脉冲的波形不响应的效果。所以干扰被抑制而不能出现在数据码的输出端（ F 1的 Q 端），如图2所示的波形表明了输出与输人的对应关系。由图可见在电路的输出端，窄脉冲被清除，而数据码除在时间上与输入端延迟了一个单位码元的长度之外，其余完全“跟踪”。
F2的 CLR 端在 F1 的 Q 端为“ 0”时，被二级管 D 箝位在低电平。这就使F2的 端不受 DW 的 Q 端因干扰脉冲负沿触发变成高电平的影响。从而避免了J2对干扰计数。
2 结束语
1） F1 、F2可用双 D 触发器，如74LS74.图中的电源均为直流+5V.
2）NE555钟脉冲的频率在实际调试中按最佳效果决定。
3）因为电路清除干扰的指导思想是利用数据脉冲的宽度甚大于干扰脉冲宽度来实现的，这个前提限制了数据码的速率使之不能太高，否则单位码元的长度窄到可与干扰脉冲宽度相比拟时，干扰抑制将失效。因此，电路仅适合75 Bit / s 以下的低速率数据传输。