论文部分内容阅读
摘 要：Cool MOS的关键技术在于精确地设计电荷平衡的器件结构以及在制程上精准地控制p-pillar的浓度、宽度与n-epi的浓度、厚度，方可使晶胞区（cell）的超接面功率金氧半晶体管的主要两项电性参数：击穿电压（BV）及导通阻抗（Rsp）达成双赢的优化条件。另外也需要优化设计周边环状区guard ring的设计，方可维持整体的击穿电压。
关键词：电荷平衡；击穿电压；导通阻抗
1 引言
Cool MOS器件设计基础是电荷平衡（charge balance）。为求Cool MOSFET有最大的耐压，在N和P的支柱中的电荷（Q）理想上必须是完全平衡的，而且在器件击穿之前N和P的支柱中的电荷应该是完全空乏的（亦即，Q < eSi × Eo/q）。如此方可确保电场的分布是平坦的定值（而非三角形分布），而且击穿电压仅由外延层的厚度决定之，不受掺杂浓度的影响。
2 器件原理和结构
常规VDMOS，反向耐压，主要靠的是N型EPI与body区界面的PN结，对于一个PN结，耐压时主要靠的是耗尽区承受，耗尽区内的电场大小、耗尽区扩展的宽度的面积，就是承受电压的大小。常规VDMOS，P body浓度要大于N EPI，PN结耗尽区主要向低参杂一侧扩散，所以此结构下，P body区域一侧，耗尽区扩展很小，基本对承压没有多大贡献，承压主要是P body--N EPI在N型的一侧区域。COOLMOS结构，由于设置了相对P body浓度低一些的P region区域，所以P区一侧的耗尽区会大大扩展，并且这个区域深入EPI中，造成了PN结两侧都能承受大的电压，换句话说，就是把峰值电场Ec由靠近器件表面，向器件内部深入的区域移动了。形成的耐压就大了。当COOLMOS正向导通时，正向电流流通的路径，并没有因为设置了P region而受到影响。
如图一所示，在达到charge balance的条件之下，Cool MOSFET在drift region之电场强度几乎可维持定值，因此可耐较高的击穿电压（BV）。同时，我们也可以藉由掺杂较浓的掺杂源（dopant）来降低导通电阻，在速度与耐压二者之间取得杠杆平衡。
3 设计及仿真
Cool MOSFET的制作，首要之务是形成交互排列之p-及n-pillars。形成pillar的方式有多层外延（multi-epi growth）及身沟渠蚀刻/回填（deep trench etch/refill）两种方法，本文采用multi-epi的技术作为理论基础。
通常对开关模式电源（SMPS）而言，评估功率MOSFET性能的最重要的指针是RDS（ON）× QG的质量因素（FOM）。因此，在器件设计时将优先考虑以下个别参数的极化设计，如：External Gate Resistor（RG，ext）、QG、Coss、Eoss、body diode、transient switching behavior等。再綜合评估，进行高耐压与低导通阻抗之设计。
由表一可知，若Cell pitch微缩至14m条件时，Pillar width曝光线宽亦须微缩至1.8m，Ron，sp才会如预期的与Cell pitch成反比。但是，由于常规设计P-pillar width的最小曝光线宽为2m，因此，本文先行锁定Cell pitch=16m为研发主轴，并进行优化设计。
4终端设计
Cool MOS不仅需针对其主动区需要进行charge balance设计，为了避免器件在周边区域发生提早崩溃之情事，更需避免在周围区域有大电场的聚集的情况发生。因此，周围区域设计之重点在于如何使其中的电场得以均匀分布。
以渐进梯度的方式来缩减周边区域pillar与pillar间的距离：
如图二所示，将原本pillar至pillar距离皆为16m的定值，变更为梯度式渐减再渐增加的优化设计，可有效地减缓或避免在主动区与周围区的交界产生有大电场。此优化之渐近式pillar至pillar距离的梯度设计，不仅明显地疏缓电场的分布，更可以有效地扩大BV之margin。
定值以及（b）渐近式梯度优化设计。
5结论
一般用于评估MOSFET技术的性能指针有QG、QGD、QOSS。在给定的RDS（on）条件下，尽可能设计调低COOL MOS的QG、QGD、QOSS，以降低整体闸极电荷、开关切换、输出电容的损耗，确保芯片在有限的封装尺寸内可达成最高的功效。
6 结束语
本文完成了600V/4A Cool MOS设计和仿真，通过光罩、耗尽层浓度、cell pitch、终端的各种模拟，设计出击穿电压>650V、Rsp 2.5 ohm-mm2 Vth 3.54V的产品，且实际样品测试数据符合设计和仿真的预期。
（作者单位：广义微电子股份有限公司）
关键词：电荷平衡；击穿电压；导通阻抗
1 引言
Cool MOS器件设计基础是电荷平衡（charge balance）。为求Cool MOSFET有最大的耐压，在N和P的支柱中的电荷（Q）理想上必须是完全平衡的，而且在器件击穿之前N和P的支柱中的电荷应该是完全空乏的（亦即，Q < eSi × Eo/q）。如此方可确保电场的分布是平坦的定值（而非三角形分布），而且击穿电压仅由外延层的厚度决定之，不受掺杂浓度的影响。
2 器件原理和结构
常规VDMOS，反向耐压，主要靠的是N型EPI与body区界面的PN结，对于一个PN结，耐压时主要靠的是耗尽区承受，耗尽区内的电场大小、耗尽区扩展的宽度的面积，就是承受电压的大小。常规VDMOS，P body浓度要大于N EPI，PN结耗尽区主要向低参杂一侧扩散，所以此结构下，P body区域一侧，耗尽区扩展很小，基本对承压没有多大贡献，承压主要是P body--N EPI在N型的一侧区域。COOLMOS结构，由于设置了相对P body浓度低一些的P region区域，所以P区一侧的耗尽区会大大扩展，并且这个区域深入EPI中，造成了PN结两侧都能承受大的电压，换句话说，就是把峰值电场Ec由靠近器件表面，向器件内部深入的区域移动了。形成的耐压就大了。当COOLMOS正向导通时，正向电流流通的路径，并没有因为设置了P region而受到影响。
如图一所示，在达到charge balance的条件之下，Cool MOSFET在drift region之电场强度几乎可维持定值，因此可耐较高的击穿电压（BV）。同时，我们也可以藉由掺杂较浓的掺杂源（dopant）来降低导通电阻，在速度与耐压二者之间取得杠杆平衡。
3 设计及仿真
Cool MOSFET的制作，首要之务是形成交互排列之p-及n-pillars。形成pillar的方式有多层外延（multi-epi growth）及身沟渠蚀刻/回填（deep trench etch/refill）两种方法，本文采用multi-epi的技术作为理论基础。
通常对开关模式电源（SMPS）而言，评估功率MOSFET性能的最重要的指针是RDS（ON）× QG的质量因素（FOM）。因此，在器件设计时将优先考虑以下个别参数的极化设计，如：External Gate Resistor（RG，ext）、QG、Coss、Eoss、body diode、transient switching behavior等。再綜合评估，进行高耐压与低导通阻抗之设计。
由表一可知，若Cell pitch微缩至14m条件时，Pillar width曝光线宽亦须微缩至1.8m，Ron，sp才会如预期的与Cell pitch成反比。但是，由于常规设计P-pillar width的最小曝光线宽为2m，因此，本文先行锁定Cell pitch=16m为研发主轴，并进行优化设计。
4终端设计
Cool MOS不仅需针对其主动区需要进行charge balance设计，为了避免器件在周边区域发生提早崩溃之情事，更需避免在周围区域有大电场的聚集的情况发生。因此，周围区域设计之重点在于如何使其中的电场得以均匀分布。
以渐进梯度的方式来缩减周边区域pillar与pillar间的距离：
如图二所示，将原本pillar至pillar距离皆为16m的定值，变更为梯度式渐减再渐增加的优化设计，可有效地减缓或避免在主动区与周围区的交界产生有大电场。此优化之渐近式pillar至pillar距离的梯度设计，不仅明显地疏缓电场的分布，更可以有效地扩大BV之margin。
定值以及（b）渐近式梯度优化设计。
5结论
一般用于评估MOSFET技术的性能指针有QG、QGD、QOSS。在给定的RDS（on）条件下，尽可能设计调低COOL MOS的QG、QGD、QOSS，以降低整体闸极电荷、开关切换、输出电容的损耗，确保芯片在有限的封装尺寸内可达成最高的功效。
6 结束语
本文完成了600V/4A Cool MOS设计和仿真，通过光罩、耗尽层浓度、cell pitch、终端的各种模拟，设计出击穿电压>650V、Rsp 2.5 ohm-mm2 Vth 3.54V的产品，且实际样品测试数据符合设计和仿真的预期。
（作者单位：广义微电子股份有限公司）