基于FPGA的多路伪随机序列发生器的设计与实现

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传统伪随机序列构成优选对的数目较少,在码分多址系统中的应用受到限制。利用GW48实验平台和QuartusII软件,采用有限域法寻找m序列优选对,以及采用自顶向下的设计方法,设计了一种基于FPGA的多路伪随机序列发生器,即GOLD序列发生器。实验测试结果表明该GOLD序列发生器具有良好的自相关性和互相关性,可广泛应用于通信、密码学、雷达、流媒体处理等领域。
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