论文部分内容阅读
随着可编程逻辑门阵列（FPGA）设计规模的扩大，静态时序分析可有效减轻时序仿真的负担，缩短项目周期；常见的静态时序分析（STA）多是基于触发器（FF_Based STA），对触发器的STA算法研究已经比较成熟；但FPGA综合后网表可能会产生锁存器，而锁存器的STA与触发器的STA在算法上存在差异；为保证在FPGA产品第三方验证工作中对STA路径分析覆盖率达到100％，有必要对基于锁存器的时序分析（Latch_BasedSTA）做研究；阐述了锁存器“时间借人”与“时间借出”的概念；分析了“锁存器宽裕时间（s