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随着集成电路制造工艺的发展，片上集成大容量Cache成为微处理器的发展趋势。然而，互连线延迟所占比例越来越大，成为大容量Cache的性能瓶颈，因此需要新的Cache体系结构来克服这些问题。非一致Cache体系结构通过在Cache内部支持多级延迟和数据块迁移来减少Cache的命中时间，提高性能，从而克服互连线延迟对大容量Cache的限制，已经成为微处理器片上存储结构的研究热点。本文回顾了非一致Cache体系结构模型的研究进展，特别是对片上多核处理器中的非一致Cache体系结构模型进行了详细介绍，比较了不同模