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提出了一种基于FPGA的CRC并行设计方法,以应用到高速数据存储的差错检验中。通过对串行CRC结构的推导,得到了并行CRC设计的递归表达式,并给出了硬件实现的结构框图。同时,对生成多项式的异或操作过程进行化简,利用直通和非操作减少了逻辑资源,降低了关键路径的延迟。相比于以往的文献,该设计降低了硬件资源的占用,到达时间至少降低了22.68%。