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摘 要：FPGA是英文Field-Programmable Gate Array的缩写，即现场可编程门阵列。在现代的数字电路系统的设计中，FPGA器件发挥着越来越重要的作用。作为可编程器件的一种，在短短十多年时间里，FPGA逐漸从电力电子设计外围器件演变为数字电路的核心器件，在通信、计算机、汽车、航空航天等领域都有广泛的使用。由于半导体技术工艺的进步，FPGA设计技术也得到了飞跃式的突破。本文主要对当前FPGA器件的先进技术进行研究和总结，并且着重对FPGA器件硬件系统的设计和应用进行分析和研究。
关键词：FPGA；原理；硬件设计；应用技术
1 FPGA的简介
当前使用硬件的描述语言完成电路设计，都可以通过简单的汇总和合理的布局，然后快速烧录到FPGA器件上进行基本的测试，这也是当代数字系统设计进行检验的主流技术。这些可编程器件可以用来实现基本逻辑门的电路，也可以实现一些更复杂的组合功能例如数学的方程式、解码器等等。大多数的FPGA器件里，包含着一些记忆性元件，如触发器，或者一些其它的更为完整、性能更为优越的记忆块。
设计师可以根据自己的需要按照可编辑的链接将FPGA器件内部的逻辑模块连接在一起，仿佛一整个电路的实验板被装在一个电子芯片内，这些出厂后的FPGA器件的连接方式以及逻辑块的使用都可以根据设计者不同的设计而进行改变，从而能完成不同的逻辑功能。
当你在进行的电子设计使用到FPGA器件时，你不得不需要努力地解决好电源管理、器件配置、IP集成、完整信号输出等硬件系统的设计问题。在进行硬件设计时，你需要注意以下几个问题：
1.1合理分配I/O信号
无论是哪种情况，在进行I/O信号分配时，都必须牢记以下共同的步骤：
1）用表格列出所有需要分配的I/O信号，并按照他们的重要性依次进行排列，比如电压、端接方法、I/O标准、相关时钟等；
2）检查校验模块之间的兼容性；
3）利用以上的表格和兼容准则，先把受限制最大的信号分配到引脚上，最后分配那些受限最小的信号。因为受限制大的信号往往只能分配到特定的引脚上；
4）将剩余的信号分配到较为合适的地方。
1.2注意静态功耗的降低
虽然静态电流所带来的功耗和动态功耗相比可以忽略不计，但对一些供电设备却十分重要。引发静态电流因素众多，比如没有完全接通或关断的I/O 端口、三态电的驱动器的下拉或上拉电阻，除此之外，保持编程信息也会需要一定静态功率。
2 FPGA应用技术的设计原则
从上文中对FPGA内部的硬件结构分析可看出，FPGA器件的时序逻辑非常丰富，不同于其他的可编程器件。因而对于FPGA来说，应该有一整套能够有效利用其内部丰富的时序逻辑功能的技术，而不同于其他一般的可编程器件的设计技术。由于其独特的优越性，FPGA被越来越多的设计人员所使用，其设计技术被许多的设计者所掌握。在FPGA的实际应用中，使用最合理的设计方法，能很大程度的改善FPGA在应用中出现的漏洞和问题，进而全面提高设计性能。
2.1使用层次化的设计技术
使用层次化的设计的系统一般分成若干顶层模块，而每一个顶层的模块下又有若干个小模块，并以此类推。层次化的设计模块，可以是描述原理图的结构图，也可以是经过逻辑语言所描述、表现的实体。
使用层次化的设计对于系统的模块划分非常的重要，模块划分的不合理，将会导致整个系统的设计不合理，从而使系统的性能下降，这样层次化的系统甚至要比没有经过层次化设计的系统效果更差。
使用层次化设计的主要优点有以下两个方面：增强设计可读性，增加设计重复使用的可能性。
2.2使用同步系统设计技术
所有时序电路具有同一个性质——如果要使所设计的电路正常工作，必须严格的执行事先定义好的逻辑顺序。如果不按照此顺序执行，将会把错误数据写进存储单元，从而导致错误的操作。同步系统的设计方法，也就是使用全分布周期性的同步信号使系统中所有的存储单元进行同时更新，这是执行这一时序有效进行的普遍的设计方法。电路的设计功能是通过产生时钟信号并按照时序严格执行来实现的。
对于静态的同步设计，必须满足下面的两个条件：
1.每一个边缘敏感的部件其时钟的输入应该是一次输入时钟的某一个函数；并仍和一次时钟输入的时钟信号。
2.所有的存储单元都应该是具有边缘敏感特性，在该系统中不存在电平敏感的存储单元。
我们对于FPGA器件的同步设计的理解就是全部状态的改变都是由主时钟所触发，同一个系统不同的功能模块可以是部分异步的，但是模块与模块之间必须是同步的。正如CPU的设计一样，所有的电路都和系统的主时钟是同步的。相比于异步设计，同步设计具有很多的优点，但进行同步设计时仍然需要考虑很多方面的因素。例如，在选取时钟时，需要考虑以下几点：首先，由于大部分的器件都是由时钟的上跳沿触发，这要求时钟信号的延差要很小；其次，时钟信号的频率通常很高；第三，时钟信号一般是负载较重的信号，因此合理地进行负载分配是很重要的。除此之外，在进行FPGA器件的应用时，还要考虑模块的复位电路、时序同步电路等实际问题。
参考文献
[1] 周莉莉，周淑阁，井娥林. FPGA课程教学方法的探讨与研究[期刊论文]. 实验室科学，2013（3）.
[2] 夏陛龙，陈津平，胡春光. 基于FPGA的实时数据采集系统设计[期刊论文]. 计算机工程，2013（11）.
[3] 郑争兵. 双时钟FIFO在多通道高速传输系统中的应用[期刊论文]. 核电子学与探测技术，2013（5）.
[4] 李列文，桂卫华. 面向FPGA的低泄漏功耗SRAM单元设计方法研究[期刊论文]. 高技术通讯，2012（12）.
[5] 郑文荣，孙朝江，刘少伟. 复杂系统的多FPGA可重构设计与实现[期刊论文]. 电子测量技术，2012（9）.
[6] 胡圣领. 基于FPGA的多项式运算器设计[期刊论文]. 现代电子技术，2012（1）.
[7] 孙立波，雷加. 基于SRAM型FPGA测试技术的研究[期刊论文]. 国外电子测量技术，2011（5）.
[8] 周发标，杨海钢，秋小强，王飞. FPGA测试配置完备性的分析评价方法[期刊论文]. 计算机辅助设计与图形学学报，2011（10）.
作者简介：
石慧明（1990-），男，汉族，黑龙江省齐齐哈尔市，西安电子科技大学物理与光电工程学院硕士研究生，研究方向：光电图像处理、CCD性能参数测试、FPGA硬件相关。
关键词：FPGA；原理；硬件设计；应用技术
1 FPGA的简介
当前使用硬件的描述语言完成电路设计，都可以通过简单的汇总和合理的布局，然后快速烧录到FPGA器件上进行基本的测试，这也是当代数字系统设计进行检验的主流技术。这些可编程器件可以用来实现基本逻辑门的电路，也可以实现一些更复杂的组合功能例如数学的方程式、解码器等等。大多数的FPGA器件里，包含着一些记忆性元件，如触发器，或者一些其它的更为完整、性能更为优越的记忆块。
设计师可以根据自己的需要按照可编辑的链接将FPGA器件内部的逻辑模块连接在一起，仿佛一整个电路的实验板被装在一个电子芯片内，这些出厂后的FPGA器件的连接方式以及逻辑块的使用都可以根据设计者不同的设计而进行改变，从而能完成不同的逻辑功能。
当你在进行的电子设计使用到FPGA器件时，你不得不需要努力地解决好电源管理、器件配置、IP集成、完整信号输出等硬件系统的设计问题。在进行硬件设计时，你需要注意以下几个问题：
1.1合理分配I/O信号
无论是哪种情况，在进行I/O信号分配时，都必须牢记以下共同的步骤：
1）用表格列出所有需要分配的I/O信号，并按照他们的重要性依次进行排列，比如电压、端接方法、I/O标准、相关时钟等；
2）检查校验模块之间的兼容性；
3）利用以上的表格和兼容准则，先把受限制最大的信号分配到引脚上，最后分配那些受限最小的信号。因为受限制大的信号往往只能分配到特定的引脚上；
4）将剩余的信号分配到较为合适的地方。
1.2注意静态功耗的降低
虽然静态电流所带来的功耗和动态功耗相比可以忽略不计，但对一些供电设备却十分重要。引发静态电流因素众多，比如没有完全接通或关断的I/O 端口、三态电的驱动器的下拉或上拉电阻，除此之外，保持编程信息也会需要一定静态功率。
2 FPGA应用技术的设计原则
从上文中对FPGA内部的硬件结构分析可看出，FPGA器件的时序逻辑非常丰富，不同于其他的可编程器件。因而对于FPGA来说，应该有一整套能够有效利用其内部丰富的时序逻辑功能的技术，而不同于其他一般的可编程器件的设计技术。由于其独特的优越性，FPGA被越来越多的设计人员所使用，其设计技术被许多的设计者所掌握。在FPGA的实际应用中，使用最合理的设计方法，能很大程度的改善FPGA在应用中出现的漏洞和问题，进而全面提高设计性能。
2.1使用层次化的设计技术
使用层次化的设计的系统一般分成若干顶层模块，而每一个顶层的模块下又有若干个小模块，并以此类推。层次化的设计模块，可以是描述原理图的结构图，也可以是经过逻辑语言所描述、表现的实体。
使用层次化的设计对于系统的模块划分非常的重要，模块划分的不合理，将会导致整个系统的设计不合理，从而使系统的性能下降，这样层次化的系统甚至要比没有经过层次化设计的系统效果更差。
使用层次化设计的主要优点有以下两个方面：增强设计可读性，增加设计重复使用的可能性。
2.2使用同步系统设计技术
所有时序电路具有同一个性质——如果要使所设计的电路正常工作，必须严格的执行事先定义好的逻辑顺序。如果不按照此顺序执行，将会把错误数据写进存储单元，从而导致错误的操作。同步系统的设计方法，也就是使用全分布周期性的同步信号使系统中所有的存储单元进行同时更新，这是执行这一时序有效进行的普遍的设计方法。电路的设计功能是通过产生时钟信号并按照时序严格执行来实现的。
对于静态的同步设计，必须满足下面的两个条件：
1.每一个边缘敏感的部件其时钟的输入应该是一次输入时钟的某一个函数；并仍和一次时钟输入的时钟信号。
2.所有的存储单元都应该是具有边缘敏感特性，在该系统中不存在电平敏感的存储单元。
我们对于FPGA器件的同步设计的理解就是全部状态的改变都是由主时钟所触发，同一个系统不同的功能模块可以是部分异步的，但是模块与模块之间必须是同步的。正如CPU的设计一样，所有的电路都和系统的主时钟是同步的。相比于异步设计，同步设计具有很多的优点，但进行同步设计时仍然需要考虑很多方面的因素。例如，在选取时钟时，需要考虑以下几点：首先，由于大部分的器件都是由时钟的上跳沿触发，这要求时钟信号的延差要很小；其次，时钟信号的频率通常很高；第三，时钟信号一般是负载较重的信号，因此合理地进行负载分配是很重要的。除此之外，在进行FPGA器件的应用时，还要考虑模块的复位电路、时序同步电路等实际问题。
参考文献
[1] 周莉莉，周淑阁，井娥林. FPGA课程教学方法的探讨与研究[期刊论文]. 实验室科学，2013（3）.
[2] 夏陛龙，陈津平，胡春光. 基于FPGA的实时数据采集系统设计[期刊论文]. 计算机工程，2013（11）.
[3] 郑争兵. 双时钟FIFO在多通道高速传输系统中的应用[期刊论文]. 核电子学与探测技术，2013（5）.
[4] 李列文，桂卫华. 面向FPGA的低泄漏功耗SRAM单元设计方法研究[期刊论文]. 高技术通讯，2012（12）.
[5] 郑文荣，孙朝江，刘少伟. 复杂系统的多FPGA可重构设计与实现[期刊论文]. 电子测量技术，2012（9）.
[6] 胡圣领. 基于FPGA的多项式运算器设计[期刊论文]. 现代电子技术，2012（1）.
[7] 孙立波，雷加. 基于SRAM型FPGA测试技术的研究[期刊论文]. 国外电子测量技术，2011（5）.
[8] 周发标，杨海钢，秋小强，王飞. FPGA测试配置完备性的分析评价方法[期刊论文]. 计算机辅助设计与图形学学报，2011（10）.
作者简介：
石慧明（1990-），男，汉族，黑龙江省齐齐哈尔市，西安电子科技大学物理与光电工程学院硕士研究生，研究方向：光电图像处理、CCD性能参数测试、FPGA硬件相关。