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文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.
时钟提取与抖动衰减数字锁相环设计研究
【摘 要】
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文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.
【机 构】
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复旦大学,复旦大学,西安邮电学院
【出 处】
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光通信研究
【发表日期】
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2003年5期
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