基于FPGA的多约束长度Viterbi译码器

来源 :应用科技 | 被引量 : 0次 | 上传用户：shijincheng520

【摘要】

：

现有的各通信系统中卷积码的约束长度各不相同.为充分利用现有资源很有必要研究多约束长度的Viterbi译码器.基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题

【作者】

：

赵崇辉赵旦峰齐金月

【机构】

：

哈尔滨工程大学

【出处】

：

应用科技

【发表日期】

：

2004年5期

【关键词】

：

VITERBI译码器卷积码多约束长度 FPGA 幸存路径存储器单元 Viterbi multi-constraint lengths multi-code

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现有的各通信系统中卷积码的约束长度各不相同.为充分利用现有资源很有必要研究多约束长度的Viterbi译码器.基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题.主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题.

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