论文部分内容阅读
以FPGA芯片Cyclone II 系列为核心，构建FPGA硬件平台，提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征，构造新的复合域变换，避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用，达到硬件资源占用的最小化。整体采用内嵌流水线结构，减少逻辑复杂度的同时提高处理速度。实验结果验证了FP—GA硬件加密的资源占用率远低于ASIC的硬件加密，执行速度达到Gbit／s，加密性能大大提高。