高速ADC采样数据接收缓存系统研究

来源 :自动化仪表 | 被引量 : 0次 | 上传用户：jhh760606

【摘要】

：

针对高速模拟数字转换器(ADC)输出的并行采样数据,基于现场可编程门阵列(FPGA),设计了接收缓存系统。分析了时钟数据同步方式对印制电路板(PCB)走线长度的限制,给出解决方案,

【作者】

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李海涛李斌康阮林波田耕张雁霞

【机构】

：

西北核技术研究院,强脉冲辐射环境模拟与效应国家重点实验室

【出处】

：

自动化仪表

【发表日期】

：

2020年8期

【关键词】

：

采样数据双数据率源同步时钟去耦半径时钟去抖动 IP核数据降速循环存储数据缓存 Sampling dataDouble data rate(DDR)

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针对高速模拟数字转换器(ADC)输出的并行采样数据,基于现场可编程门阵列(FPGA),设计了接收缓存系统。分析了时钟数据同步方式对印制电路板(PCB)走线长度的限制,给出解决方案,实现对采样数据的接收、延时调整、降速等。通过循环存储的方式,在块RAM(BRAM)上实现了信号触发前记录的功能,共记录128000个采样点,触发前记录10000个点。Modelsim软件仿真表明:该系统可以接收600 MHz以上、双数据率(DDR)数据。在线测试结果表明:所设计的系统可以准确接收ADC输出的24对并行低压差差分信

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