【摘 要】
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针对SRIO交换器数据通路的特点,提出了一种交换器内部的互连网络设计.重点解决了实现交换网络的三个问题：1.SRIO端点与端点的跨时钟域转换;2.SRIO传输层包的组合与拆分;3.多个
【机 构】
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中国电子科技集团公司第三十八研究所
【基金项目】
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国家“核高基”重大专项(2012ZX01034001-001)
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针对SRIO交换器数据通路的特点,提出了一种交换器内部的互连网络设计.重点解决了实现交换网络的三个问题：1.SRIO端点与端点的跨时钟域转换;2.SRIO传输层包的组合与拆分;3.多个源端点向同一个目的端点请求时的仲裁.使用VerdilogHDL对设计进行了描述,同时设计了SRIO端点模型并与之互连,对交叉网络进行随机测试,通过自动化比对收、发端点的数据包验证设计的正确性.经过验证,本设计可以利用SRIO端点控制器IP基于ASIC或FPGA构建SRIO交换器.
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