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随着计算机软硬件系统规模的日益复杂，如何保证系统的正确和可靠，逐渐成为当前理论界和产业界共同关心的重要问题。为此提出的诸多理论和方法中，模型检查以其简洁明了和自动化程度高而引人注目。提出了一个针对时序电路VHDL设计的模型检查的解决方案。讨论了该方案的系统结构，将VHDL设计转化为有限状态机模型的算法，以及针对同步时序电路设计的模型化简，可有效减少FSM的状态空间，继而可以采用符号模型检查算法对需要检查的性质进行验证。