【摘 要】
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设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,
【机 构】
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井冈山大学计算机科学系,上海大学计算机工程与科学学院
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设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,在编译阶段采用了一种基于递归的自顶向下语法分析算法,在模拟阶段采用了一种具有调试功能的基于进程的事件驱动模拟调度算法.RVS系统在Windows平台下用Visual Studio2003进行了实现.实验表明,RVS系统对组合逻辑控制和微程序控制的SAP-CPU设计电路文件进行了正确地编译和模拟.
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