浮点乘法器相关论文
为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx......
离散傅立叶DFT变换作为数字信号处理中最基本的运算之一，在很多领域中发挥着重要的作用，而快速傅立叶变换FFT作为DFT的快速算法使得......
本文提出一种64位双精度浮点运算单元的设计实现方法，从使用频率最高的浮点加减法运算为切入点，提出一种新颖的双精度浮点加法器结......
本文探讨了在系统级和模块级提高指令执行的并行度、减小关键路径延时,以提高双精度浮点乘法器的性能的优化方法;在设计中通过异常......
本文详细地介绍了双精度浮点乘法器的一种流水线实现方案.讨论了流水线的结构、部分积的产生及乘法阵列的结构.......
根据32位数字信号处理器(DigitalSignalProcessorDSP)研究的课题需要,该文详细分析了浮点加法器、浮点乘法器和DSP运算单元(Proces......
该文主要研究用于1GHz微处理器的64位高速二进制整数加法器.基于传统的Kogge&Stone并行加法器算法和结构,提出了三种不同实现结构......
本文按照top-down的现代IC设计方法介绍了一种双精度浮点乘法器的设计方案和电路设计.由于实现尾数相乘的定点乘法器和对尾数的正......
提出了一种模式可配置的单精度浮点乘法器设计方案。利用90 nm互补金属氧化物半导体(complementary metal oxide semiconductor,CM......
设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵......
浮点乘法器（FPM）是中央处理器的关键部件之一，因此其性能是处理器的关键影响因素之一，高性能浮点乘法器是研究人员的追求；基于此需求，提......
同步加速器的磁场控制系统系高精度的实时控制系统。随着CSR工程的进一步改造要求，以及数字化处理技术的不断发展，对浮点乘法的运算......
根据国际电信联盟标准Ｇ．７１２，我们进行了６０路３２ｋｂｐｓＡＤＰＣＭ系统的开发研制工作。本文论述了该系统大规模专用集成电路设计过程中高速浮点来法器的实现方法......
设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积，然后用优化的Wal—lace树阵列结构完成对部分积的累加得......
描述了服点乘法器中舍入的基本方法，介绍了一种实现舍入的系统的设计方法和硬件模型，并对它进行了分析，在这种系统设计方法的基础上，提......
传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满......
提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目，提出了一种压缩器混用的Wallace树结构压缩阵列......
采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.......
一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出.在该浮点乘法器中,提出一种新型的双路浮点乘法结构.这种结构相比于全规......
介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式......
提出了基于FPGA设计混沌信号发生器的改进方法。采用Euler算法将连续混沌系统转换为离散混沌系统；基于IEEE-754单精度浮点数标准和......
设计了一个双精度浮点乘法器.该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速......
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部......
针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点......
介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4：2列压缩结构，提高了乘法器的速度，降低了系统的功耗，且结构更规......
为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶......
近60年来,随着微电子技术和集成电路工艺的飞速进步,微处理器有了惊人的发展,性能迅速得到提高。与此同时,要想满足微处理器高性能......
为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方......
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选......
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和......
设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carr......
本文提出了一种基于 VHDL语言的浮点乘法器的硬件实现方法 ,就是用 VHDL语言描述设计文件 ,用FPGA实现浮点乘法 ,并在 Maxplus2上......
浮点乘法器结构复杂,逻辑计算延时较大,是影响高性能微处理器设计的瓶颈之一。更快更好的实现浮点乘法的逻辑计算,对提高处理器性......
数字信号处理中需要频繁进行大数据量的乘法运算。乘法器作为数字信号处理器的重要部件,它的速度直接决定了整个处理器的性能。而......
自上世纪六十年代数字信号处理技术(DSP)问世以来,DSP处理器就以其数字器件特有的稳定性、可重复性、可大规模集成,特别是可编程性......
随着多波束测深技术的不断变革,新型的多波束测深系统向着小型化、多功能、高精度、高集成、综合化和标准化方向发展。本文主要致......
