自上世纪六十年代数字信号处理技术(DSP)问世以来,DSP处理器就以其数字器件特有的稳定性、可重复性、可大规模集成,特别是可编程性和易于实现自适应处理等特点,给信号处理的发展带来了重大革命。乘法器是高性能数字信号处理器芯片中的关键部件,它是进行高速计算特别是信号处理等方面应用时所必须的,乘法器完成一次乘法操作的周期基本上决定了DSP的主频。随着DSP芯片的广泛应用,数字乘法器作为DSP中的关键部件,其设计越来越受到人们的重视。本文首先讨论了32位DSP芯片特有的数据格式及浮点运算流程,在此基础上,以减少部分积数目、加快部分积求和,进而提高乘法器运算速度为目的,详细研究了现代高性能乘法器的基本原理及实现结构,对乘法算法、乘法器的结构、进位传递加法器等涉及乘法器设计的关键部件进行了充分的研究和比较,最终确定了设计方案。设计中采用改进型的Booth编码技术减少部分积的生成,以两个并行的Wallace树型结构相结合的方式加快部分积的求和,其中采用了新型的4:2压缩器结构进一步提高运算速度,最后的真值采用先行进位加法器求出。整个设计过程根据数字电路设计的Top-Down流程进行自上而下的正向设计,用Verilog HDL语言描述出的Verilog代码经Synopsys公司的Design Analyzer工具进行逻辑综合,得到0.18um SMIC工艺下的门级网表,然后在Cadence公司的Verilog-XL下进行逻辑仿真,结果验证完全满足32位高性能浮点DSP的性能要求。