design-for-testability相关论文
FPGA application independent test is very time-consuming due to repetitively loading of test configuration bitstreams in......
Scan-based testing always consumes considerable power as the transitions due to the shifting of test data in scan chain ......
在综述VLSI结构可测性设计方法的基础上,提出了DSP数据通路基于累加器测试的结构可测性设计方案:利用选择器或三态门实现电路测试......
Statistics shows that over 95% of FPGA manufacturing test time is spent on loading test configuration bitstreams. Reduci......
随着客户需求的复杂化及先进EDA工具的使用,MCU芯片向高复杂性、高集成度、高性能发展,电路规模越来越大,这使得MCU的可测性设计变......
提出了基于小生境遗传算法的系统级芯片（SoC）测试存取机制（TAM）的优化方法．结合TAM宽度约束进行SoC中功能内核（IP）的测试壳的优化，解决测试......
对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计，并复用其硬件电路，所生成的测试序列......
针对快速傅里叶变换处理器，本文提出了一种有效的可测性设计及其测试方案。测试时，该方案将处理器中的寄存器作为扫描链提高了其可控......
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可测试性设计（Design-For-Testability，简称DFT）是芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻......
