随着微电子技术的飞速发展,当前高性能微处理器已经普遍采用0.13μm制造工艺,处理器内核的时钟频率已经达到3GHZ以上,这使得时钟系统的设计变得越来越重要。然而,与其它CMOS电路相比,微处理器时钟系统的设计具有较少的继承性,因为新一代微处理器上的时钟系统所要驱动的负载比上一代要翻倍,所以简单的放大时钟驱动的尺寸和扩展时钟分配网络是不实际的。因此研究时钟系统及其实现技术对提高微处理器性能具有极其重要的意义。 当代高性能微处理器普遍采用同步时钟分布策略。在同步时钟系统设计中,时钟分配网络被用来控制各数据通路的数据信号的同步操作和传输。时钟网络的设计质量直接决定了系统的性能、并直接影响系统功能的正确性及系统的可靠性。时钟网络优化设计的目标是降低时钟网络的时钟偏斜值并提高时钟信号的质量,而如何进行时钟偏斜的调度并利用有益的时钟偏斜以提高数字系统的性能则是近年来的研究热点。 本文结合实际的工程任务需求,重点研究了时钟网络的设计与优化技术、时钟网络时序特性的分析与建模技术;详细探讨了基于体系结构和功能特性要求的时钟分配网络时序特性的优化调度方法、时钟偏斜补偿技术;并根据工程任务——“x高性能微处理器设计”的要求,设计了相应的时钟分配网络,讨论了芯片中时钟分配网络的特殊电路。 本文所讨论的时钟分配网络的优化设计与时钟偏斜补偿技术已部分应用于实际的工程设计任务,而相应的时钟偏斜补偿技术有利于更高性能CPU的时钟分配网络的优化设计。