随着集成电路规模越来越大和SOC系统的设计发展,芯片测试困难,可测性设计提上日程。边界扫描测试是板级测试中的优选,面对高密度多芯片封装系统中复杂的互联测试和芯片功能测试,如何快速准确的进行功能测试和互联测试成为多芯片封装系统亟待研究的领域。本文在研究可测性设计的基础上,重点研究了边界扫描原理和菊花链连接方式,针对多芯片封装系统测试提出了基于FPGA大量边界扫描单元BSC的扩展菊花链进行多芯片封装系统测试,通过搭建多芯片封装系统的软硬件平台完成测试分析结果,并从理论上利用可测性度量算法SCOAP对芯片设计的改动进行可控制性和可观测性提高进行度量。本文主要综述了可测性设计的各种结构测试并重点分析了边界扫描原理和边界扫描结构,以及芯片测试的发展动态。边界扫描测试是板级测试中的优选,可编程逻辑器件FPGA拥有大量的边界扫描单元BSC,在边界扫描原理的基础上,针对多芯片封装系统中常包含非边界扫描结构的芯片,提出了基于FPGA边界扫描单元的多芯片数字测试方法,使非JTAG结构芯片与边界扫描芯片一起统一测试,高效全自动化的提高多芯片测试效率,并通过搭建软硬件系统平台完成了多芯片封装系统的测试。最后也对本文提出的方法的缺点进行了总结与展望。本文所提出的新方法即是利用FPGA的扩展菊花链提高待测芯片的可控制性和可观测性的方法,多芯片封装中不支持边界扫描测试结构的芯片,通过引脚引出连接到可编程逻辑器件FPGA的边界扫描单元,是芯片利用外部FPGA提供的边界扫描单元形成边界扫描菊花链,再通过PC机上的边界扫描测试软件对其进行连接性测试。