在大规模CMOS集成电路设计中,随着晶体管特征尺寸的不断缩小,负偏压温度不稳定性(NBTI)对电路的可靠性产生显著影响。准确的逻辑单元退化预测模型是高性能、高可靠性集成电路设计的必要前提。本论文基于45纳米CMOS工艺对NBTI效应作用下的逻辑门延迟模型进行仿真、建模和预测。在此基础上,对ISCAS85基准测试电路进行了NBTI退化分析。主要研究内容及结果如下:1.基于晶体管级预测模型,计算并仿真获得不同工作条件下七种基本逻辑门电路延迟特性,包括输入翻转时间,输出负载和阈值电压。然后,采用两种不同方法建立NBTI效应作用下数字电路的门级退化模型。采用曲面分割拟合法:将数据进行分割,分别用曲面拟合建立三维模型,综合后优化所有参数得到四维退化模型。另一种为神经网络建模法:根据逻辑门的数据结构特征,采用神经网络BP算法,对样本数据进行训练,获得七种基本逻辑门电路延迟退化的基本分析方法与网络模型参数。2.考虑电路的延迟退化累积,提出NBTI效应作用下的电路路径延迟退化计算流程,对由基本逻辑门组成的数字电路时序进行NBTI退化分析计算。编写程序对电路进行结构解析,并将上述所建逻辑门退化模型用于计算电路延迟中,得出所有路径时序的NBTI退化量。3.编写寻找逻辑电路中关键路径的程序,用于筛选出整个组合逻辑电路中的潜在关键路径。计算由于NBTI效应所导致潜在关键路径的延迟退化,可实现对任意组合逻辑电路进行路径解析分析,获得路径的NBTI延迟退化特征。本论文的研究,可为NBTI效应模型建模及对电路可靠性设计提供参考。