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图像传感器读出电路中的ADC分为三大类:像素级ADC、芯片级ADC和列级ADC。其中列级ADC负责逐行转换像素阵列中的一列像素点信号,与像素级ADC相比,不会增加每个像素点的面积和功耗,像素填充因子高;与芯片级ADC相比,对转换速度的要求低。列级ADC的多通道并行工作模式很适用于读取大型像素阵列,但是通常会存在固定模式噪声。本课题的设计要求是精度为12位、速度为4.8KHz的列级ADC,单斜ADC恰好能够满足低速高精度要求,而且其简单的列级电路结构更容易保证各列之间的一致性,从而最小化固定模式噪声。除此之外,单斜ADC中每列均可共用计数器和斜坡发生器,相比其他列级ADC,在面积和功耗上占优势。本文主要介绍了单斜ADC的整个设计过程,包括结构的确定、核心模块设计和仿真、版图设计和整体仿真。其中,详细阐述了核心模块的工作原理和设计方法,核心模块包括斜坡发生器、斜坡输出缓冲器、比较器和时序电路。斜坡发生器采用分段电容DAC来减小芯片面积,文中对分段电容DAC的工作原理、非理想因素、设计要点进行了详细介绍;斜坡输出缓冲器由接成单位增益负反馈结构的高增益运放实现,文中详细分析了高增益运放的结构选取和设计方法;比较器采用了一种轨到轨输入与失调电压校准结合的比较器,大幅度增加了单斜ADC可转换的输入信号范围,减小了固定模式噪声,文中对比较器轨到轨输入和失调校准的原理进行了详细说明,并介绍了比较器设计方法;单斜ADC的时序设计巧妙利用了异步计数器的传输延时和D触发器来保证关键信号的稳定性。本课题基于0.18μm CMOS工艺和1.8V电源电压,对12单斜ADC电路进行了设计与仿真。当输入为2.33KHz满摆幅正弦信号、采样频率为4.88KHz时,TT工艺角下有效位数为11.51位,信号噪声失真比为71.08dB,总谐波失真为-77.17dB,每列功耗为157μW。