逐次逼近型模数转换器(SAR ADC)以其面积小、功耗低的优点,在无线通信领域和便携式仪器设备行业得到广泛的应用。随着CMOS工艺技术的不断发展和系统速度的不断提高,对高速SAR ADC的需求不断增加。国内外研究人员提出了许多新技术用于提高SAR ADC的速度,其中,时域交织技术和异步时钟控制技术被广泛运用于SAR ADC的设计中。一些电容阵列的补偿技术也有利于提高ADC的速度和降低电路的整体功耗。首先,本文对DAC电容阵列的电容开关时序和冗余补偿方法进行了深入研究。从SAR ADC的组成结构上看,DAC电容阵列的结构和性能对SAR ADC系统整体的精度、速度以及功耗的影响最大。本文分析比较了传统电容开关时序和单调电容开关时序在平均开关功耗和速度上的差距,从中得出单调电容开关时序的平均开关功耗更低,速度更快。对非二进制冗余补偿法、二进制冗余补偿法以及二进制冗余重组法的原理进行了详细的介绍,并将这三种方法同时用于10位SAR ADC的设计,对比它们的设计难度和总建立时间,得出二进制冗余重组法的设计难度比非二进制冗余补偿法小,总建立时间比二进制冗余补偿法短,因此综合考虑采用二进制冗余重组法电容阵列。对电容DAC的两级参考法的工作原理分析,得出该方法能够进一步减少SAR ADC的面积和功耗。将单调电容开关时序、二进制冗余重组法以及两级参考法相结合,同时用于本次高速SAR ADC的设计中,极大地提高了SAR ADC的速度,降低了系统功耗。根据最终电容DAC的结构,设计了数字逻辑校准电路,完成12位数字码到10位数字码的转换。其次,对高速动态锁存比较器和SAR逻辑控制电路进行了深入研究。对高速动态锁存比较器电路进行了改进,通过加快电路输出节点的充放电速度,增加了电路的比较和复位速度,设计了将输入采样时钟转换成高速比较器时钟的时钟转换电路。对SAR逻辑控制电路,为了保证SAR ADC的精度满足要求,在时序控制方面,仍采用传统的电路结构,但对电容DAC的控制电路,采用了与比较器类似的动态锁存结构,主要是为了进一步降低系统的功耗。最后,为了能够进一步提高SAR ADC的整体速度,对时域交织技术进行了研究。对影响时域交织型SAR ADC性能的主要因素,特别是时钟偏差因素进行了重点分析。分析对比了锁相环(PLL)、延迟锁相环(DLL)和时钟分频电路的优缺点,认为时钟分频器在面积、功耗以及设计难度方面有一定的优势,并对时钟分频器电路输出时钟偏差进行了仿真,设计了相关的时钟偏差校准电路。在以上关键技术研究基础上,本文设计了10位320MS/s SAR ADC。该设计基于TSMC40nm CMOS工艺,在320MS/s采样频率和奈奎斯特输入频率下,电路后仿真得到的整体功耗约为2.2m W,SNDR约为55.2d B,有效位数约为8.9。电路总面积约为0.031mm~2。