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随着集成电路技术的飞速发展，微处理器的工作主频在逐年提高。目前，Intel公司已推出主频超过3GHz的微处理器芯片。通用微处理器芯片的主频一般也在百兆赫兹以上。由于PCB技术的限制，主板难以为芯片提供200MHz以上的时钟信号。因此，芯片内部就需要有一个稳定的高频时钟产生电路。 传统的高频时钟产生电路都是基于锁相环(Phase Locked Loop—PLL)或者延迟锁定环(Delay Locked Loop—DLL)设计的。这种电路虽然具有较高的稳定性，但由于其中含有大量的模拟电路成分，使得其设计过程变得复杂和难以掌握。随着人们对低功耗、短锁定时间和可重用性等方面要求的逐步提高，这类高频时钟产生电路的发展遇到了越来越多的困难。 全数字高频时钟产生电路用数字器件取代了传统高频时钟产生电路中的模拟器件，简化了设计过程，同时，这种电路具有功耗低、锁定时间短和可重用性好等特点，因此，全数字高频锁相环技术已成为近年来人们研究的热点。 在全数字高频时钟产生电路的设计过程中，如何提高控制精度一直是阻碍其发展的一个难点。而提高控制精度的关键技术就是数控延迟单元的设计。本文在对延迟单元进行了系统的分析和研究后，提出了一款新的数控延迟单元结构。此电路结构不但具有很好的控制精度和控制线性度，而且设计过程简单，对延迟量的预估准确。以往对延迟单元的设计需要进行大量的模拟才能得到各控制向量所对应的延迟时间。本文给出了计算延迟量的简化公式，可以准确的预估各控制向量所对应的延迟时间，并且在最后还提出了延迟单元的具体设计步骤，使得设计过程更加规范化。 基于DLL的高频时钟产生电路没有得到广泛应用的一个重要原因是低频多相时钟到高频时钟转换电路的设计比较困难。如何能做到既具有较高的倍频系数又只在多相时钟信号的上升沿(或下降沿)工作仍是该电路设计的难点。目前，国外这类电路所能达到的最高倍频系数还不超过5。本文提出了一种新的低频多相时钟到高频时钟转换电路结构。该电路只在多相时钟信号的上升沿工作，而且倍频系数可以达到10以上。 基于DLL的高频时钟产生电路具有很多PLL电路所没有的优势。本文结合上述提出的数控延迟单元和低频到高频时钟转换电路研制了一款基于DLL的全数字高频时钟产生芯片，并在0.18微米CMOS工艺线流片。该芯片的参考时钟为100MHz，输出高频时钟为1GHz。比同档次设计具有更小的芯片面积、更低的功耗和更短的锁定时间，达到了较高的性能指标。