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IEEE802.11是当前无限局域网的通用标准。在支持802.11b/g/n无线通信标准的射频收发机中，频率综合器提供了系统所需要的载波。其输出信号的的相位噪声和调频范围直接决定了整个射频收发机系统的信号质量和最大收发频率范围。因此设计低相位噪声、高分辨率的频率综合器对整个射频收发系统有着重要的意义。本文采用自上而下（top-down）的设计方法，结合系统级频率综合器的结构分析，设计输出频率为4.5GHz-4.9GHz的Delta-Sigma小数型锁相环。论文对锁相环路的输出相位噪声进行了分析、建模和优化。分析推导了各个模块电路（鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器）的输出等效噪声，并推导出了减小Δ∑调制器量化噪声的方法。在此基础上使用Verilog-A硬件描述语言建立频率综合器各个模块的行为级模型。通过行为级模型bottom-up的验证方式，将电路的噪声特性提取出来并公式化到行为级模型代码里，使得频率综合器的行为级模型能大致接近实际传统的电路晶体管级的仿真结果。通过对系统级模型研究，预估频率综合器的相位噪声、环路参数和分数杂散等指标。在这些指标基础上，设计具体电路。其中模拟电路主要有高速低功耗无死区的鉴频鉴相器，噪声系数好、结构简单稳定的电荷泵和拥有多个数控可选中心频率和增益的开关电容阵列压控振荡器。数字电路包括了快速自适应校准系统，和Δ∑调制器。最后，本论文采用TSMC0.18μm CMOS工艺，设计实现单片集成的小数分频锁相环。测试结果表明，锁相环输出频率可达4.5GHz~5.0GHz；频率分辨率达到38.15Hz；锁相时间小于20μs；带外相位噪声-100dBc/Hz@100KHz,-120dBc/Hz@1MHz。满足了锁相环的设计指标。本文采用的自上而下设计流程,为提高模拟集成电路的设计效率提供了一定参考。