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传统的自动测试设备（ATE）已经不能满足大规模集成电路测试的需求,芯片内建自测试（BIST）已经逐步运用到芯片测试中。在片上系统（SOC）的微电子应用中大容量嵌入式内存的增殖也使内建自测试成为需要,因为,比较而言,嵌入式内存难以从芯片管脚访问,那麽内部测试就比较有效。和单机memory一样,嵌入式内存也存在生产过程中产生的随机物理故障,这些故障将降低生产的成品率,从而导致费用升高。所以,有效的故障模型,有效的测试算法及其实现是嵌入式存储器内建自测试设计的关键问题。针对这一情况,本文对嵌入式内存的内建自测试技术的核心问题——测试算法进行了研究,并对其他内存测试方法作了介绍和比较。本文在原有测试算法的基础上对其进行了修正,提出了具有更高的故障覆盖率,并且具有更好的故障诊断能力的测试算法——MARCH TB+算法,通过在自主研发的Garfield4芯片中的实验可知,它实现了在具有很高故障覆盖率的前提下提高了故障诊断能力。对地址译码故障（AF）,传输故障（TF）,stuckat故障（SAF）,耦合故障（CF）,数据保留故障（DRF）这些主要内存故障的覆盖率达到100%,除了stuckat1故障与传输故障中由1到0的转换故障,其他故障都能诊断出故障类型,尤其是解决了stuckat0故障与传输故障中由0到1的转换故障,状态耦合中低位1决定高位0与高位1决定低位0,低位0决定高位1与高位0决定低位1的诊断问题,由于算法的修正使得测试时间相比于原有的Garfield4中MARCH C-（2.1毫秒）有所增加,为3毫秒（时间数据都指是20K的eSRAM分成4块同时测试的时间）,但是对于Garfield4而言,由于原有的MARCH LR,MATS++,MARCH C-三种算法由MARCH TB+代替,所以总的测试时间将减少2毫秒（含义同上）左右。本文组织如下,首先理论背景,介绍了嵌入式内存的测试及内建自测试的基本原理。然后根据故障覆盖率较高的MARCH C- BIST算法提出了改进的MARCHTB+算法及测试结构。接下来是实验和结论。最后是对本文的总结和内建自测试及未来工作的展望。