智能电表作为智能电网的终端,在智能电网纳入国家“十二五”规划后备受关注,智能电表控制芯片负责计算资费、控制显示和通讯等最主要的功能,是智能电表的核心部件。随着近几年集成电路的迅猛发展,功耗已经变得和面积时序一样成为制约芯片的一个重要因素,针对影响功耗的因子,业界已有一套低功耗设计方法。本论文在复旦微电子智能电表控制芯片数字部分物理设计的基础上研究了一款低功耗芯片的设计实现方法,成功的完成了从RTL到GDSII的全部过程,芯片已经完成流片并进行了测试及市场检验,测试表明芯片一切正常工作,能达到国家智能电网的要求,从而验证了所用到的低功耗设计方法的可行性。本文第一部分介绍了CMOS电路功耗的组成及影响它们的因素,介绍了动态功耗与静态功耗以及它们之间的矛盾。针对解决功耗问题介绍了目前业界在不同设计阶段所使用的低功耗手段并着重介绍了物理设计阶段的低功耗技术,综合项目的能耗要求与开发成本、研发周期等选择了一个对本项目最优的低功耗优化方案。第二部分使用Synopsys公司的后端布局布线工具IC Compiler在0.18um下完成项目物理设计,对IC Compiler下不同设计流程阶段进行了详细地设计阐述。在设计过程中采用了低功耗布局、低功耗时钟树综合、低功耗布线等技术。第三部分对物理设计得到的芯片进行了电压降分析与功耗分析,从分析可以看出,设计的芯片基本达到了低功耗设计的目标。最后对论文进行了总结和展望,讨论了论文的贡献和不足。