面向UHDTV的HEVC IDCT/IDST模块的VLSI设计

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近年来视频和网络技术得到迅猛发展,更高的分辨率,更大的压缩比已成为目前视频领域发展的主要趋势。H.264/AVC将很难满足人们对视频压缩的应用需求,于是ITU-T视频编码组专家(VCEG)和MPEG联合提出了新一代视频编码标准High Efficiency Video Coding(HEVC或H.265),并于2013年一月正式成为国际标准。HEVC的目标是在视频质量不变的情况下压缩效率比H.264/AVC提升一倍。为了提升压缩效率,HEVC中支持从4×4到32×32大小的整数DCT/IDCT变换和基于模式的DST/IDST变换,这些变化都对IDCT变换单元提出了更高的要求。本课题通过对现有一维和二维IDCT电路结构进行研究,分析各自优缺点,针对当前普遍采用的蝶形并行运算结构,结合对HEVC参考视频序列的数据分析,提出了一种高效的二维IDCT/IDST单元的VLSI架构。该架构采用行列分解算法,单端口流水处理结构,通过计算数据流重组和高度优化共享常数乘法器阵列结构,可以实现4×4到32×32点IDCT变换和4×4点IDST变换。本文还提出了一种适用于上述结构数据流的转置缓存存储策略。采用提出的实时分配策略,可以消除可变块大小转置过程中产生的不必要的流水线停顿。该设计使用SMIC65nm1P9M工艺进行逻辑综合及物理设计,最高工作频率达500MHz,一维IDCT/IDST单元为40.1K门,比现有其他设计减少36%以上的硬件资源同时端口效率提高66%以上。芯片总面积为930.4×928.8um2,设计功耗为145.3mW。仿真结果显示,该设计在412MHz工作频率下,可以支持实时解码4K*2K@30fps的HEVC编码视频序列,以满足UHDTV应用需求。
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