论文部分内容阅读
集成电路后端设计技术是集成电路设计中的关键技术，它将前端设计的门级网表转换为具体的版图，是芯片设计与制造的桥梁。集成电路后端设计需要深刻理解物理设计方法并结合EDA工具的应用，不仅要保证正确实现集成电路的功能，更直接影响到集成电路的性能和成本。 本文使用Synopsys公司的系列工具在SMIC65nm工艺下，基于实验室开发的显示流压缩（DisplayStreamCompression，DSC）编解码器，研究了逻辑综合、可测性设计（DFT，DesignForTest）以及后端设计的方法和关键技术。 在逻辑综合中，分析DSC编解码器的体系结构和时钟构成，使用展平化技术进行逻辑综合。生成并替换RTL代码中28个存储器模型，并设置综合环境和设计约束；完成DC逻辑综合，达到500MHz的时钟设计要求，综合面积为2578903um2，共有37万门单元。 在DFT设计中，分析模块端口构成和设计规模大小，基于扫描测试技术完成DFT设计。为控制模块端口数量，设计扫描测试端口复用电路；将网表中的触发器替换为扫描触发器，设计并插入扫描链；使用工具TetraMax基于所有的故障模型生成799条自动测试向量（AutomaticTestPatternGenerator，ATPG），报告故障覆盖率达到99.10%，测试覆盖率为99.35%。 在版图设计中，分析DSC编解码器的硬件单元、时钟结构以及数据流走向，结合自动布局布线工具ICC和静态时序分析工具PT完成版图设计。在布局规划时，考虑宏模块单元的摆放，减小了总布线长度和拥塞；对于多工作模式的设计，采用MergeSDC的方式完成时钟树综合，提高时钟树生成质量；先完成时钟信号布线，再做普通信号的布线，并在布线时减小串扰噪声和天线效应；使用多工艺角/多模式（Multi-modeMult-corner，MMMC）分析策略，并模拟片上误差（OnChipVariation，OCV）对延时的影响，完成静态时序分析。最终完成的版图设计大小为3.6mm2，工作频率为500MHz。