国内外的航天实践表明,单粒子效应（Single event effect,SEE）是空间环境中诱发卫星异常的主要因素之一,而随着半导体器件工艺尺寸的不断缩减,微纳器件中单粒子瞬态（Single-event-transient,SET）脉冲效应引发的错误逐渐成为总软错误中的主导因素。深入研究微纳器件中SET脉冲的电荷收集、传输规律和在电路中传播引发的错误结果,并揭示其内在作用机制,可为抗辐照芯片设计人员提供数据参考和理论依据。本文以微纳器件SET脉冲效应的电荷收集、传输机制研究为主线,自主搭建了用于采集裸片微弱SET脉冲信号的探针测试平台,设计了一款130 nm体硅工艺组合逻辑器件和一款130 nm SOI（Silicon-on-insulator,SOI）工艺时序逻辑器件,利用脉冲激光、重离子和数值仿真等方法研究了体硅工艺和SOI工艺单管的SET脉冲电荷收集规律、体硅组合逻辑电路中SET脉冲的传输规律及体硅、SOI工艺时序逻辑电路的单粒子翻转（Single event upset,SEU）敏感性。全文从SET脉冲的产生到传播再到在后续电路诱发错误等三个关键过程出发展开了详细的研究,研究工作获得的主要成果和结论如下:（1）基于脉冲激光单粒子效应试验装置,结合半导体探针测试组件,搭建了用于采集裸片微弱SET脉冲信号的探针测试平台。该探针测试平台可采集脉宽在百ps量级的微弱脉冲信号,已通过180 nm体硅单管进行验证,并多次展开试验,试验手段已较为成熟。（2）基于SET脉冲探针测试平台,试验研究了180 nm体硅单管的SET脉冲电荷收集规律受激光能量、偏置电压、栅尺寸及辐照位置等因素的影响。基于TCAD数值仿真工具,建模研究了130 nm SOI工艺单管的SET电流脉冲受重离子线性能量传输（linear energy transfer,LET）值、辐照位置和栅尺寸的影响。研究表明:1)重离子LET值和偏置电压的增加均会提高器件收集电荷的能力;2)体硅器件中:栅长增加,SET脉冲幅值增加,脉宽变窄;栅宽增加,SET脉冲幅值变化不大,脉宽增加;SOI工艺器件中:栅长增加,SET脉冲幅值增加,脉宽变宽,寄生双极晶体管（Bipolar Junction Transistor,BJT）放大倍数减小;栅宽增加,SET幅值增加,脉宽变窄,寄生BJT放大倍数增大;3)对于T型栅结构,在漏体结上存在两个最敏感辐照位置,其中一个辐照位置下产生的SET脉冲幅值最大,另一个辐照位置下收集的电荷量最多。（3）利用Hspice电路仿真软件,将180 nm单管实测SET电流脉冲作为组合逻辑电路中的SEE注入源仿真研究了反相器链中SET电压脉冲的产生规律和传输规律。利用脉冲激光和重离子辐照方法研究了130 nm体硅组合逻辑电路中产生的SET脉宽的分布特征。仿真研究表明:当SET电流在电路中产生的SET电压脉冲幅值较大时,SET的脉宽在传播过程中先展宽再窄化,最终趋于稳定,而当SET电压脉冲幅值较小时,SET脉宽在传播过程中将不断窄化,直至消减殆尽。130 nm体硅反相器链的SET脉宽分布研究表明:双阱CMOS工艺下,PMOS管的寄生双极效应开启和电荷共享效应是较高激光能量/LET值时造成SET脉宽呈双（多）峰分布的主要原因,且反相器链中PMOS管栅宽减小会使电路产生的SET脉冲平均脉宽变宽。（4）利用脉冲激光辐照方法,研究了65 nm体硅工艺时序逻辑器件DFF（D-type Flip-Flop）链的SEU敏感性受工作电压、时钟频率、电路结构、数据模式及版图结构等因素的影响。研究表明:1)电压降低,DFF链的敏感性增加;2)频率对DFF链SEU敏感性的影响主要受组合逻辑和等效组合逻辑（锁存状态时,主/从锁存器相当于组合逻辑电路）中的SET脉冲的影响;3)同一DFF链在数据“0”测试时比数据“1”测试时对SEU更敏感;4)敏感节点间距增加和采用保护环、保护漏进行版图加固均可有效提高DFF链的抗SEU性能。不同电路结构DFF链的电路仿真表明,置位结构和复位结构引入的组合逻辑模块中产生的SET脉冲将分别使其在数据“0”和“1”测试时对SEU更加敏感性。（5）基于130 nm SOI工艺,设计了一款版图布局、栅尺寸及电路结构不同的时序逻辑器件DFF链,并利用重离子和脉冲激光辐照方法研究了其SEU敏感性。试验结果表明:1)DFF单元中版图布局对电路SEU阈值影响不大,但双排交叉放置的DFF链的SEU截面更低;2)DFF单元中晶体管的栅长、栅宽的增加均可提高电路的SEU阈值;3)DICE结构DFF链的SEU阈值明显高于常规结构DFF链。论文从单管SET脉冲的产生出发,研究了不设计条件下SET脉冲的电荷收集规律,基于该结果研究了SET脉冲在组合逻辑中传播规律,并进一步研究了组合逻辑电路中的SET脉冲在时序逻辑器件中传播造成的SEU效应。