【摘 要】
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随着人们对通信需求的提高和5G通信技术的发展,锁相环频率综合器作为射频收发机中的关键模块,成为近些年来研究的热点。CMOS工艺近些年来特征尺寸不断缩小,性能逐步提升,并在成本和集成度等方面,比Ga As和In P工艺更有优势,已渐渐成为毫米波集成电路的主流工艺。但标准电压的下降,也使得一些非理想特性变得突出。因此针对这些难点,研究并设计了一种24GHz毫米波锁相环并进行了仿真验证。论文介绍了锁相环
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随着人们对通信需求的提高和5G通信技术的发展,锁相环频率综合器作为射频收发机中的关键模块,成为近些年来研究的热点。CMOS工艺近些年来特征尺寸不断缩小,性能逐步提升,并在成本和集成度等方面,比Ga As和In P工艺更有优势,已渐渐成为毫米波集成电路的主流工艺。但标准电压的下降,也使得一些非理想特性变得突出。因此针对这些难点,研究并设计了一种24GHz毫米波锁相环并进行了仿真验证。论文介绍了锁相环的系统组成及相关设计指标,通过Matlab&Simulink对环路建立线性模型,基于三阶锁相环分析环路特性和噪声传递函数,进行行为级仿真,确定环路的稳定性和环路参数的设计。分别对各模块基本原理进行分析,优化其中关键性能。主要取得成果如下:1)低功耗低相噪的毫米波LC-VCO。该VCO的最大特点是采用电流复用结构,极大的降低了VCO的功耗。同时引入高Q值的MOM电容来提高谐振腔的Q值。最后VCO的输出频率调谐范围为23GHz-26GHz,在1MHz频偏处的相位噪声范围为-98.143d Bc/Hz—-103.078d Bc/Hz,电路功耗为4.19m W。2)高速毫米波分频器链路。由注入锁定分频器、两级CML分频器和可编程分频器组成。对影响注入锁定分频器锁定范围的因素进行了分析,采用双注入的结构,差分信号分别从尾电流源注入和谐振腔直接注入,注入锁定分频器实现21-29GHz的宽锁定范围,功耗为4.9m W。3)低失配电荷泵和无死区的鉴频鉴相器。详细分析了PFD和CP的非理想因素,增加延时模块产生防死区脉冲用以消除PFD的死区,采用互补开关管、误差放大器和单位增益缓冲器等技术减小CP的电流失配和电荷共享等问题。PFD和CP级联仿真逻辑正确,PFD鉴相范围为[-356,356],CP的电流在0.15-0.9V输出电压范围内失配小于0.5%,电流绝对值变化小于1.5%,在环路带宽处电流噪声大小为-236.593dB。基于以上模块,采用SMIC 55nm 1P6M CMOS工艺设计了一款24GHz毫米波锁相环,包括LC-VCO、分频器链路、PFD和CP模块和滤波器模块,完成了版图设计,版图面积大小为1.1mm*0.65mm。后仿真结果表明,PLL输出频率范围23.2GHz-25.6GHz,在输出频率24GHz下,相位噪声为-96.74d Bc/Hz@1MHz,锁定时间小于5us,在电源电压1.2V下功耗为14.6m W。该毫米波锁相环在同类型的PLL中功耗和锁定时间具有一定的优势。
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