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尽管在1971年蔡少棠就已经提出了忆阻器的概念，但国外对于忆阻器研究的热潮始于2008年惠普公司基于TiO2材料的报道。我国学术界于2010年第一次在正式场合引介忆阻器，虽然只是一次介绍性汇报，但却激发国内学术界对忆阻器研究的兴趣。2009年，只有一篇硕士学术论文专门针对忆阻器进行介绍，但是到了2012年，这一数字增加到了11。忆阻器具有长寿命、低功耗和高存储密度等优点,忆阻器件的电阻开关效应在数字逻辑电路、模拟电路和神经工程等方面均具有重要的应用前景。钛酸锶的电阻开关现象具有极高稳定性，较快响应时间、断电后仍可以保持断电前状态及用于多级存储的潜力，是具有应用潜力的忆阻器候选材料。但是，关于电致阻变的原因目前存在多种解释，甚至对于相同材料的阻变解释也无法统一。因此对阻变机制的探究是一项非常重要的课题。本文选用SrTiO3（STO）为研究对象，通过铌（Nb）、钕（Nd）、镧（La）和铁（Fe）的掺杂调控，探究掺杂产生的缺陷对材料阻变性能的影响。本文研究内容如下： 1、通过Nb掺杂调控，探究掺杂产生的缺陷对材料阻变性能的影响。选用0.05wt%NbSTO和0.7wt%NbSTO单晶作为研究对象。通过对单晶进行XRD、拉曼、霍尔、XPS和EPR等表征，发现掺杂浓度会对单晶表面缺陷产生影响。霍尔测试得到0.05wt%NbSTO和0.7wt%NbSTO单晶的载流子浓度分别为1.36×1018cm-3和1.06×1020cm-3。XPS和EPR发现单晶内有氧空位的存在。此外，当NbSTO镀Pt电极后，其EPR信号明显增强，表明Pt/NbSTO界面处EPR活性中心增多。空穴中心带正电，其可作为电子俘获中心。在对单晶表征后，制备Pt/NbSTO/In结构器件。我们通过I-V测试和R-V测试发现掺杂浓度对器件电学性质也会产生较大影响。特别是Pt/0.05wt%NbSTO/In器件的R-V曲线与Pt/0.7wt%NbSTO/In器件的R-V曲线具有明显差异。根据以上测试结果我们对其内部阻变机制进行探究和分析后，认为阻变源于电子的俘获与去俘获过程，氧空位是电子俘获中心，并结合测试结果阐述了基本的物理变化过程。 2、通过La和Nd的掺杂调控，探究材料的阻变性能。选用LaSTO和NdSTO单晶作为研究对象。我们对Pt/LaSTO器件进行电学性能测试，发现器件具有电致阻变现象。对比LaSTO单晶与NbSTO单晶的EPR测试结果并结合I-V拟合分析，我们认为Pt/LaSTO器件的阻变机制与Pt/NbSTO相同，均源于界面势垒的改变。此外，在对Pt/NdSTO/In器件负电压区域I-V测试的同时，改变脉冲电压大小和脉冲电压时间，可以实现一系列的中间态，因此调整写入脉冲值和脉冲时间均可以实现多级存储。 3、无论是NbSTO、NdSTO还是LaSTO单晶,它们均为N型半导体。因此本文还考虑改变STO掺杂类型，选用P型半导体进行研究。我们使用PLD技术在NbSTO单晶上生长FeSTO薄膜。制备出Pt/FeSTO/0.7wt%NbSTO/In器件和Pt/FeSTO/0.05wt%NbSTO/In器件。AFM表征结果可知薄膜质量较好，I-V测试结果发现器件存在阻变存储性能，C-V测试结果表明器件存在带正电的界面缺陷态，缺陷态的充放电致使界面耗尽层改变。