用户在使用带有芯片的设备时,希望芯片在尽可能小的情况下,提供尽可能多的功能,这就导致芯片的集成度过高,测试时单位面积上需要的测试数据是以往的数倍。测试数据量的增加会导致三维芯片测试时间加长,功耗也会因此提高,进一步导致测试成本的增加,这给三维芯片测试带来了巨大的挑战。为了减少测试成本,本文从减少测试数据存储量以及降低测试时间方面做了如下研究:提出了一种面向三维芯片的改进游程编码压缩方法。首先,为了减少测试集中确定位的比例,对测试数据集进行了部分输入精简处理;然后,为了提高编码表中码字的利用率,对处理后的数据进行了一个变长分段压缩;最后设计一种根据游程长度出现频率来编码的方法,用三态信号编码标志位,并设计了一种硬件结构,用于在三维芯片不同层之间进行数据的调度。实验结果表明,本文的压缩方法取得了较高的压缩率,平均压缩率达到了74.39%,优于其它同类的压缩方法,同时面积开销也没有显著提升。提出了一种基于层间相容和层内压缩的三维芯片绑定中可重构的测试方法。首先,为了提高三维芯片不同层测试向量的相容性,利用遗传算法收敛快的特点找到对测试向量相容性最有利的芯核布局图;然后根据测试向量的相容性进行层间相容,并设计一种可重构的硬件结构,用来进行层间相容向量的测试;最后对经过相容处理的测试数据再次进行压缩。通过与非重构的测试方法对比,本方案测试时间减少了55.40%,同时测试测试压缩率达到了81.89%,在减少测试时间和降低测试压缩率方面取得了较好的效果。