随着科技数字化的进步,模数转换器（Analog-Digital Converter,ADC）的研究变得越来越热门,尤其是高精度的Σ-Δ ADC。数字抽取滤波器是Σ-ΔADC中非常重要的数字模块,负责对调制器信号的降采样和滤波。在晶圆面积寸土寸金的今天,降低设计的开销是ADC设计技术的重要研究方向。本文基于高精度Σ-ΔADC,设计了一种低开销可变阶数的数字抽取滤波器,并在两个不同的芯片上进行了应用。总的来说,有许多类型的数字滤波器,本文对它们的基本构成进行了分析,选择了级联积分梳状（Cascaded Integrator-Comb,CIC）滤波器为低开销可变阶数的数字抽取滤波器的基本结构;经过建模分析,比较基本五阶CIC滤波器和三阶CIC滤波器与IIR滤波器级联方案,选择使用基本CIC滤波器实现低开销可变阶数的数字抽取滤波器;使用CIC滤波器寄存器位宽“剪切”理论和高降采样率可变阶数方法对基本的五阶CIC滤波器进行优化,有效的降低了滤波器的开销和输出延迟,得到本论文所设计的低开销可变阶数的数字抽取滤波器,并且明确了该滤波器的具体实现方式;之后,对所设计的数字抽取滤波器进行RTL实现与验证,使用计数器实现降采样,利用多路选通器实现可变阶数,通过加法器（减法器）和寄存器实现数字抽取滤波器中的微分积分算法;搭建验证平台,根据数字抽取滤波器的设计需求,对设计进行的验证;在180 nm的工艺下,进行物理实现,通过对RTL的综合形成综合后网表,利用对综合后网表的自动布局布线实现数字抽取滤波器的最终实现版图与网表描述;使用布局布线后的网表与延迟信息进行后仿真,并且进行性能评估;最后介绍了应用数字抽取滤波器的两款设计:24 bits Σ-Δ ADC和MEMS硅陀螺数字接口 ASIC。布局布线后,该低开销可变阶数的数字抽取滤波器面积为0.17 mm2;后仿真和性能评估结果表明,在多种降采样率下,信噪比均大于128.18 dB,有效位数大于21 bits,绝对输出延迟小于256.01 ms,满足设计要求。