在以IP复用技术为主要设计方法的SoC芯片中各个IP模块间的通信需要高速、稳定的总线通信结构，然而随着集成电路工艺及规模的不断发展，深亚微米下的总线设计面临着高功耗，高串扰延迟以及可靠性低等问题，严重限制着芯片的整体性能。总线编码技术可以有效降低总线传输功耗，抑制恶性串扰的产生，同时可以检测并纠正误码的发生，有效提高总线传输的性能及可靠性。在这样的研究背景下，本文对低功耗总线编码技术及抗串扰总线编码技术进行了深入研究。首先在研究国内外总线编码算法发展的基础上，归纳总结了深亚微米总线的功耗分析模型和延时模型，分析了总线串扰信号对总线信号传输的影响。接着，介绍并分析了几种经典的低功耗编码以及串扰抑制编码的基本原理及算法，并针对各编码应用的结合介绍了统一的总线编码框架理论。最后，本文将FPC抗串扰编码算法与BI低功耗编码算法进行结合，提出了FPC-BI低功耗抗串扰总线编码方案，并对32位FPC-BI编解码电路进行逻辑设计、模拟仿真，验证其功能的可行性。然后采用标准的集成电路设计流程对其进行了电路架构与物理实现，得到编解码电路的IP硬核，最后对其版图进行了时序、面积、功耗等关键性能的评估，验证了其在降低总线传输功耗及串扰延迟方面功能的正确性，达到了预期目的。