LDPC码(Low-Density-Parity-Check Code，低密度奇偶校验码)是一种译码性能逼近香农极限且具有较强纠错能力的差错控制能力的编码技术。研究表明当码长足够长的时候，LDPC码与Turbo码相比更具优良性能，极有可能被确定为第四代移动通信中的纠错编码方案。因此，LDPC码译码算法的硬件测试已经成为当今纠错码领域的研究热点之一。　　 本论文主要对LDPC码的译码算法进行了研究，针对最优译码置信传播算法的复杂度较高而最小和译码算法性能较低的问题，研究了分层最小和译码算法可认为是二者的折中，并通过仿真进行了验证。本文对LDPC码的研究工作主要在以下方面：　　 1. 研究了构造LDPC码的Gallager、Mackay、PEG三种方法，并分析了它们对LDPC译码性能的影响。　　 2. 研究了LDPC码的基于高斯消去和RU快速两种编码算法，对这两种编码算法进行了分析与比较，讨论了RU快速编码算法在保持良好译码性能的前提下大大减少了编码的复杂度，具有广阔的工程应用价值。　　 3.分析了LDPC码的各种译码算法：概率BP、LLR-BP、最小和、归一化最小和、分层最小和译码算法，对各种算法的优缺点进行了理论分析和比较，分析了它们的性能差异。通过搭建高斯白噪声(AWGN)信道，对LDPC码进行了仿真，分析了各种不同配置参数(如不同码长、不同码率、不同译码算法、不同迭代次数等)对译码性能的影响，讨论了译码算法中的噪声门限、密度演变算法及AWGN信道下的初始信息，仿真结果表明了改进分层最小和译码算法的可行性与实用性，确定分层最小和译码算法在译码性能上完全适合作为硬件实现的译码算法。　　 4. 使用Verlilog硬件描述语言，采取部分并行译码的结构，采用自顶而下的设计方法来设计LDPC码的译码器，在Quartus Ⅱ环境中将各个模块合并为完整的译码器电路，对译码器进行功能、时序仿真，下载译码算法进行相应的测试。　　 5.对LDPC码的算法和硬件实现的发展和改进做了展望。