随机映射码(Random Projection Code,RPC)在自适应速率传输方面有着良好的应用前景,但其译码时需要进行大量的卷积运算导致难以设计出高速译码器,从而阻碍了它在高速环境下的应用。本论文将随机计算的思想和RPC的置信传播译码算法相结合,设计并实现了全并行结构的RPC随机译码器。该译码器将概率值转换为比特流,乘加运算转换为比特流的与或等逻辑运算,降低了单个节点的资源消耗。同时节点之间只需1根信号线传输串行比特流,降低了电路布线消耗,使电路可以工作在更高频率的时钟下。本论文在介绍RPC编译码和随机计算的基本原理后,使用Virtex-6 LX760型FPGA作为硬件平台,设计了测量矩阵大小400×400、权重集W(28){?1,?2,?4,?4}的RPC随机译码器。其中,利用或门实现校验节点中的加法运算,提高了校验节点精度并且大幅降低了校验节点复杂度;设计基于累加结构的预处理单元,使噪声比特流之间具有互斥性,从而使变量节点输入信息归一化的结果更准确;采用噪声功率缩放技术进一步缓和变量节点的锁存问题,提升了译码器的BER性能;提出可重配置的变量节点设计方案,使译码器可以适应信道条件变化,从而用于自适应速率传输。此外,还提出了基于矩阵拆分的校验节点设计方案,使校验节点LUT消耗减少66.8%,Register消耗减少38.2%。在完成译码器的具体设计后,本论文对译码器的性能进行了测试与仿真。译码器最高时钟频率可以达到181.159MHz,此时吞吐率大约可以达到85.3Mbps。译码器频谱效率与置信传播算法接近,当SNR<12.7dB时甚至优于置信传播算法。译码器只占用FPGA可用资源中不到30%的LUT、Register和IO端口。这些结果充分表明RPC随机译码器具有很高的潜在应用价值。