三维集成电路(3D-IC)是将多层平面器件通过TSV(Through Silicon Via,穿透硅通孔)在垂直方向上堆叠起来的一种系统级集成结构。目前的3D-IC设计及制造工艺还不是很成熟,有可能会出现各种缺陷,尤其是TSV的短路及开路缺陷,会导致信号不能正常传输甚至电路失效。因此,可测性设计在3D-IC中的作用更加不可忽视。　　文章首先介绍了基于TSV的3D-IC及其关键技术,对传统的可测性设计方法进行研究,详细说明了三种可测性设计的原理和实现方法,分别为扫描链、内建自测试及边界扫描,以及它们在三维集成电路中的应用。并阐述了三维集成电路中可测性设计方法的不同之处及主要挑战。　　其次,本文基于TSV在缺陷模式下的电学特性及电位变化情况,设计出一种全数字TSV缺陷自动检测方法,该方法基于数字锁存结构,从电路输入端口输入测试向量,在输出端口接收数据,从而判断TSV是否存在缺陷。该方法采用全数字电路,与数字工艺库兼容性强,具有电路简单、面积小、功耗小等特点。该结构通过调整阈值可以实现对缺陷的分级,并且也可用于密集阵列TSV的检测及定位。　　最后,本文详细介绍了3D-IC在键合前后,底层芯片与非底层芯片的的测试挑战,并提出合理的逻辑测试原理与方法,即基于IEEE1149.1标准定义的JTAG结构,设计了一种适用于3D-IC在键合前及键合后的芯片测试结构,并在该结构的TAP Controller中写入3D-IC中扫描链测试及内建自测试所需的指令full_scan和mbist,完成指令仿真。该结构优化了全局测试结构,减少了测试端口。